Таблица | Карточка | RUSMARC | |
Разрешенные действия: –
Действие 'Прочитать' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети
Группа: Анонимные пользователи Сеть: Интернет |
Аннотация
В работе представлена реализация сложнофункционального модуля универсального асинхронного приемопередатчика на языке Verilog. Приведены результаты моделирования и логического синтеза данного модуля. Выполнена отладка модуля приемопередатчика с помощью ПЛИС. Моделирование проводилось в среде симуляции и отладки проектов «ModelSim» компании «Intel» на языке описания аппаратного уровня Verilog. Логический синтез и отладка с помощью ПЛИС были осуществлены с использованием среды автоматизированного проектирования и отладки проектов «Quartus II» компании «Altera (Intel)».
The work presents the implementation of a multifunctional universal asynchronous receiver/transmitter module in Verilog language. The receiver/transmitter module was debugged using the FPGA with EDA tools by «Intel» and «Xilinx» companies.
Права на использование объекта хранения
Место доступа | Группа пользователей | Действие | ||||
---|---|---|---|---|---|---|
Локальная сеть ИБК СПбПУ | Все | |||||
Интернет | Авторизованные пользователи СПбПУ | |||||
Интернет | Анонимные пользователи |
Статистика использования
Количество обращений: 44
За последние 30 дней: 0 Подробная статистика |