С 17 марта 2020 г. для ресурсов (учебные, научные, материалы конференций, статьи из периодических изданий, авторефераты диссертаций, диссертации) ЭБ СПбПУ, обеспечивающих образовательный процесс, установлен особый режим использования. Обращаем внимание, что ВКР/НД не относятся к этой категории.

Details

Title: Разработка модуля универсального асинхронного приемопередатчика на языке Verilog с использованием ПЛИС: выпускная квалификационная работа бакалавра: направление 11.03.04 Электроника и наноэлектроника ; образовательная программа 11.03.04_03 Интегральная электроника и наноэлектроника
Creators: Хабибуллин Булат Айратович
Scientific adviser: Пятак Иван Михайлович
Organization: Санкт-Петербургский политехнический университет Петра Великого. Институт промышленного менеджмента, экономики и торговли
Imprint: Санкт-Петербург, 2019
Collection: Выпускные квалификационные работы; Общая коллекция
Subjects: универсальный асинхронный приемопередатчик; программируемая логическая интегральная схема; rs-232; txd; rxd; fifo; verilog; universal asynchronous receiver/transmitter; field programmable gate array
Document type: Bachelor graduation qualification work
File type: PDF
Language: Russian
Speciality code (FGOS): 11.03.04
Speciality group (FGOS): 110000 - Электроника, радиотехника и системы связи
Links: Отзыв руководителя; Отчет о проверке на объем и корректность внешних заимствований
DOI: 10.18720/SPBPU/3/2019/vr/vr19-4958
Rights: Свободный доступ из сети Интернет (чтение)

Allowed Actions:

Action 'Read' will be available if you login or access site from another network

Group: Anonymous

Network: Internet

Annotation

В работе представлена реализация сложнофункционального модуля универсального асинхронного приемопередатчика на языке Verilog. Приведены результаты моделирования и логического синтеза данного модуля. Выполнена отладка модуля приемопередатчика с помощью ПЛИС. Моделирование проводилось в среде симуляции и отладки проектов «ModelSim» компании «Intel» на языке описания аппаратного уровня Verilog. Логический синтез и отладка с помощью ПЛИС были осуществлены с использованием среды автоматизированного проектирования и отладки проектов «Quartus II» компании «Altera (Intel)».

The work presents the implementation of a multifunctional universal asynchronous receiver/transmitter module in Verilog language. The receiver/transmitter module was debugged using the FPGA with EDA tools by «Intel» and «Xilinx» companies.

Document access rights

Network User group Action
ILC SPbPU Local Network All Read
Internet Authorized users Read
-> Internet Anonymous

Usage statistics

stat Access count: 15
Last 30 days: 0
Detailed usage statistics