Детальная информация

Данная работа посвящена разработке архитектуры рекурсивного декодера по максимуму правдоподобия и автоматизации его аппаратной реализации. Для автоматизации создания декодеров был разработан в Matlab автоматический генератор исходных кодов VHDL, позволяющий реализовывать рекурсивные декодеры по максимуму правдоподобия с симметричными и несимметричными решетчатыми разложениями в FPGA. В результате данной работы в программе Vivado были синтезированы и разведены два декодера для кодов разрядности 16 и 64 и приведена оценка ресурсов.

The given work is devoted to the development of the architecture of a recursive maximum likelihood decoder and automation of the implementation of its hardware. To automate the creation of decoders, an automatic generator of VHDL source codes was written, which allows realizing maximum likelihood decoders for FPGA with symmetric and asymmetric trellis expansions. As a result of this work, two decoders for 16 and 64 bit codes were synthesized and implemented in the Vi-vado program, and resources were estimated.