Детальная информация

Название: Аппаратная архитектура блока расчета метрик для блочного последовательного декодера полярных кодов: выпускная квалификационная работа бакалавра: направление 11.03.02 «Инфокоммуникационные технологии и системы связи» ; образовательная программа 11.03.02_01 «Системы мобильной связи»
Авторы: Полищук Жанна Эдуардовна
Научный руководитель: Рашич Андрей Валерьевич
Организация: Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций
Выходные сведения: Санкт-Петербург, 2022
Коллекция: Выпускные квалификационные работы; Общая коллекция
Тематика: полярный код; блочный последовательный декодер; блок расчета метрик; плис; внешние декодеры; метрика; путь; фаза; polar code; block sequential decoder; score processor; fpga; outer decoders; metric; path; phase
Тип документа: Выпускная квалификационная работа бакалавра
Тип файла: PDF
Язык: Русский
Уровень высшего образования: Бакалавриат
Код специальности ФГОС: 11.03.02
Группа специальностей ФГОС: 110000 - Электроника, радиотехника и системы связи
DOI: 10.18720/SPBPU/3/2022/vr/vr22-2638
Права доступа: Доступ по паролю из сети Интернет (чтение)
Дополнительно: Новинка
Ключ записи: ru\spstu\vkr\18605

Разрешенные действия:

Действие 'Прочитать' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети

Группа: Анонимные пользователи

Сеть: Интернет

Аннотация

Тема выпускной квалификационной работы: «Аппаратная архитектура блока расчета метрик для блочного последовательного декодера полярных кодов». Цель работы – разработка и реализация блока расчета метрик для блочного последовательного декодера полярных кодов в FPGA. Задачи, которые решались во время выполнения работы: Разработка аппаратной архитектуры архитектуры блока расчета метрик. Реализация разработанной архитектуры в FPGA. Оценка количества потребляемых ресурсов и тактовой частоты. В ходе работы была разработана и реализована архитектура расчета метрик для блочного последовательного декодера полярных кодов в FPGA, а также средствами среды разработки проведено моделирование и верификация полученной архитектуры с помощью косимуляции с эталонной моделью из Matlab Simulink в среде Modelsim. Для полученной архитектуры был проведен синтез и получен отчет о затраченных ресурсах.

The subject of the graduate qualification work is “Hardware architecture of the score processor for the block sequential decoder of polar codes”. The aim of the work is the development and implementation of score processor for block sequential decoding of polar codes in FPGA. Tasks that were solved during the execution of the work: Development of hardware architecture of score processor. Implementation of the developed architectures in FPGA. Estimation of the amount of consumed resources and clock frequency. In the course of the work, the score processor architecture for the block sequential polar code decoder in FPGA were developed and implemented, the development environment was used to model and verify the resulting architectures using the co-simulation with a reference model from Matlab Simulink in the Modelsim. The architecture was synthesized and a report on the resources spent was received.

Права на использование объекта хранения

Место доступа Группа пользователей Действие
Локальная сеть ИБК СПбПУ Все Прочитать
Внешние организации №2 Все Прочитать
Внешние организации №1 Все
Интернет Авторизованные пользователи СПбПУ Прочитать
Интернет Авторизованные пользователи (не СПбПУ, №2) Прочитать
Интернет Авторизованные пользователи (не СПбПУ, №1)
-> Интернет Анонимные пользователи

Оглавление

  • РЕФЕРАТ
  • ABSTRACT
  • СПИСОК ОПРЕДЕОЕНИЙ, ОБОЗНАЧЕНИЙ И СОКРАЩЕНИЙ
  • ВВЕДЕНИЕ
  • 1 Алгоритмы декодирования полярных кодов
    • 1.1 Описание полярных кодов
    • 1.2 Последовательное и блочное последовательное декодирование полярных кодов
      • 1.2.1 Последовательное декодирование полярных кодов
      • 1.2.2 Блочное последовательное декодирование полярных кодов
    • 1.3 Обзор аппаратных архитектур вычислителя метрик
    • 1.4 Внешние декодеры в блочном последовательном декодере полярных кодов
    • 1.5 Цель и задачи работы
  • 2 Аппаратная архитектура вычислителя метрик блочного последовательного декодера полярных кодов
    • 2.1 Обобщенная структура блочного последовательного декодера
    • 2.2 Общая архитектура вычислителя метрик
    • 2.3 Блок подстановки информационных бит
    • 2.4 Сеть расчета частичных сумм
    • 2.5 Дерево расчета мягких решений
    • 2.6 Блок управления работой внешних декодеров
    • 2.7 Блок вставки решений от внешних декодеров
    • 2.8 Выбор параметров блока расчета метрик и результаты синтеза и разводки проекта
    • 2.9. Выводы по разделу 2
  • ЗАКЛЮЧЕНИЕ
  • СПИСОК Использованных источников
  • ПРИЛОЖЕНИЕ А
  • Приложение б

Статистика использования

stat Количество обращений: 0
За последние 30 дней: 0
Подробная статистика