Разработка цифровых схем на уровне регистровых передач может быть выполнена в автоматическом режиме по поведенческому описанию на высокоуровневом языке программирования. При этом возникает проблема эффективности использования аппаратных ресурсов целевой вычислительной платформы, в частности регистровой памяти программируемых логических интегральных схем. Целью работы является разработка алгоритма минимизации числа используемых регистров в процессе высокоуровневого цифрового синтеза аппаратного ускорителя функции. Результатом работы является реализация технологии оптимизации распределения регистров в рамках существующей системы высокоуровневого синтеза. Результаты работы могут быть использованы при разработке и верификации ИС на уровне регистровых передач с их дальнейшей реализацией в программируемых логических интегральных схемах.

The development of digital circuitsontheregister transferlevel can be performed automatically basedona behavioral description in a high-level programming language. At the same time, there is a problem of the efficiency of using the hardware resources of the target computing platform, in particular the register memory of programmable logic devices. The aim of the work is to develop an algorithm for minimizing the number of registers used in the process of high-level digital synthesis of a hardware function accelerator. The result of the work is the implementation of register allocation optimization technology within the existing high-level synthesis system.The results of the work can be used in the development and verification of ICS at the register transfer level with their further implementation in programmable logic devices.

• Введение
• 1. Задача выделения и привязки ресурсов в высокоуровневом синтезе
  • 1.1. Описание процесса высокоуровневого синтеза
  • 1.2. Выделение и привязка ресурсов в условиях ограничений
  • 1.3. Методы оптимизации использования регистровой памяти
  • 1.4. Эвристики оптимизации использования регистровой памяти с учётом битовой ширины
  • 1.5. Описание метода оптимизации распределения регистров на основе упаковки битовых полей
  • 1.6. Постановка задачи
• 2. Технология оптимизации разделяемого использования регистров
  • 2.1. Построение графа потока данных
  • 2.2. Алгоритм выделения и привязки регистров
    • 2.2.1. Анализ интервалов времени жизни переменных
    • 2.2.2. Разбиение интервалов времени жизни переменных на пулы равной битовой ширины
    • 2.2.3. Left-Edge алгоритм, построение отображения пулов интервалов времени жизни переменных на прокси-регистры
    • 2.2.4. Слияние прокси-регистров в действительные регистры
    • 2.2.5. Определение и регистрация битовых полей
    • 2.2.6. Построение отображения переменных на битовые поля
  • 2.3. Синтез RTL модели
  • 2.4. Генерация HDL спецификации
  • 2.5. Выводы
• 3. Реализация технологии
  • 3.1. Программная реализация
  • 3.2. Структурная схема программного обеспечения
  • 3.3. Контекст использования
  • 3.4. Выводы
• 4. Примеры работы прототипа технологии и исследование результатов
  • 4.1. Пример №1
    • 4.1.1. Результаты синтеза без оптимизации распределения регистров
    • 4.1.2. Результаты синтеза со стандартной оптимизацией распределения регистров
    • 4.1.3. Результаты синтеза с разработанной оптимизацией распределения и привязки регистров
  • 4.2. Пример №2
    • 4.2.1. Результаты синтеза без оптимизации распределения регистров
    • 4.2.2. Результаты синтеза со стандартной оптимизацией распределения регистров
    • 4.2.3. Результаты синтеза с разработанной оптимизацией распределения и привязки регистров
  • 4.3. Анализ результатов
• Заключение и направление дальнейших исследований
• Приложение А. RTL схемы результатов логического синтеза
• Приложение Б. Пример сгенерированной HDL спецификации