Details

Цель работы – оценить влияние шумов компаратора на работу аналого- цифрового преобразователя. Описать методику моделирования анализа линейной цепи во временной области по части шумов, а также промоделировать и сравнить компараторы, наиболее подходящие для использования в АЦП ПП. В ходе подготовки ВКР использованы открытые образовательные ресурсы и доступные базы данных, использованы средства автоматизированной разработки интегральных схем (САПР Cadence Virtuoso), применены численные методы для решения задач на основе программного обеспечения Cadence Virtuoso для моделирования разработанных интегральных схем. В результате работы рассмотрены основные характеристики компараторов, проведен обзор различных вариантов архитектур энергоэффективных компараторов и сравнение их параметров, сделаны выводы о целесообразности применения таких компараторов в АЦП ПП. Рассмотрены виды шумов в АЦП ПП, приведена шумовая модель компаратора и оценены его шумы, приведенные ко входу. Промоделированы и сравнены архитектуры динамических компараторов для АЦП ПП.

The aim is to evaluate the effect of comparator noise on the operation of the analog-to-digital converter. Describe the methodology for modeling the analysis of a linear circuit in the time domain. Simulate and compare the most and least suitable for ADC comparators. During the preparation of the thesis, open educational resources and accessible databases were used, automated integrated circuit development tools (Cadence Virtuoso CAD) were used, numerical methods were applied to solve problems based on Cadence Virtuoso software for modeling the developed integrated circuits. As a result of the study, the main characteristics of comparators are considered, a review of various architectures of energy-efficient comparators and a comparison of their parameters is carried out, conclusions are drawn about the feasibility of using such comparators in a SAR ADC. The types of noise in a SAR ADC are considered, a noise model of the comparator is given, and its noise brought to the input is estimated. The architectures of dynamic comparators for successive approximation register based ADCs are modeled and compared.