В ходе работы были проанализированы временные ограничения, возникающие в ПЛИС. Рассмотрен случай, когда выходные данные поступают из ПЛИС на другое устройство, расположенное на той же плате. Опираясь на заданные требования и исходные данные был разработан аппаратный интерфейс к ЦАП AD9744 в ПЛИС XCZU5EV-2SFVC784I. Затем данный интерфейс был реализован в ПЛИС XCZU5EV-2SFVC784I на языке SystemVerilog в среде разработки Vivado. Реализованный интерфейс верифицирован посредством создания модели в среде разработки Vivado. Проанализировано количество требуемых ресурсов. Ценность данной работы заключается в том, что в заданных условиях удалось достичь требуемой частоты дискретизации. Данный интерфейс является субмодулем прошивки, загружаемой в ПЛИС. Использовались открытые образовательные ресурсы и программы поиска и анализа информации. Применено программное обеспечение VIVADO. Итоговая частота дискретизации превышает 200МГц, что удовлетворяет требованиям с соблюдением всех заданных условий.

In the course of the work, the time constraints arising in FPGAs were analyzed. The case is considered when the output data comes from the FPGA to another device located on the same board. Based on the specified requirements and initial data, a hardware interface to the AD9744 DAC in the XCZU5EV-2SFVC784I FPGA was developed. Then this interface was implemented in the FPGA XCZU5EV-2SFVC784I in the SystemVerilog language in the Vivado development environment. The implemented interface is verified by creating a model in the Vivado development environment. The amount of required resources has been analyzed. The value of this work lies in the fact that under the given conditions it was possible to achieve the required sampling rate. This interface is a submodule of the firmware loaded into the FPGA. Open educational resources and information search and analysis programs were used. VIVADO software has been applied. The final sampling rate exceeds 200 MHz, which meets the requirements in compliance with all specified conditions.