Объект исследования – цифровой вычислительный синтезатор на ПЛИС в составе СнК семейства Kintex Ultrascale. Цель работы – реализация архитектуры цифрового вычислительного синтезатора, обеспечивающего генерирование синусоидального сигнала с величинами SNR, SFDR не менее 98 дБ, обеспечивающего линейно-частотную модуляцию, фазокодовую манипуляцию, работу в импульсном режиме. В ходе исследования в среде MATLAB проведено моделирование работы ЦВС с двумя различными реализациями архитектуры, для каждой из которых получены зависимости таких шумовых параметров генерируемой синусоиды как SFDR и SNR от разрядности сохраненных в памяти отсчетов сигнала. Проведено сравнение двух архитектур ЦВС по критерию соответствия заданным значениям SFDR, SNR, а также по критерию затраченных ресурсов. Из двух реализаций архитектур синтезатора была определена реализация, удовлетворяющая заданным значениям SFDR, SNR и затрачивающая при этом меньшее количество ресурсов. Данная архитектура ЦВС была реализована на языке SystemVerilog. Проведено моделирование реализованной архитектуры в среде Vivado, определены затраченные ресурсы. Реализованная ЦВС обеспечивает генерирование синусоиды, ЛЧМ-сигналов, ФКМ-сигналов, работу в импульсном режиме. Реализованная архитектура позволяет синтезировать синусоидальные сигналы с низким уровнем шумов в спектре генерируемого сигнала, на ее основе может быть создана система генерирования зондирующих импульсов.

The object of research is a direct digital synthesizer based on FPGA as part of the Kintex Ultrascale family of SoC. The purpose of the work is to implement the architecture of a direct digital synthesizer that provides the generation of a sinusoidal signal with SNR, SFDR values of at least 98 dB, providing linear frequency modulation, phase-code manipulation, and operation in pulse mode. In the course of the study, in the MATLAB environment, a simulation of the operation of a DDS with two different architecture implementations was carried out, for each of which the dependences of such noise parameters of the generated sine wave as SFDR and SNR on the bit depth of the signal samples stored in memory were obtained. A comparison of two DDS architectures was carried out according to the criterion of compliance with the specified values of SFDR, SNR, as well as according to the criterion of resources spent. Of the two implementations of synthesizer architectures, an implementation was determined that satisfies the specified values of SFDR, SNR and at the same time consumes fewer resources. This DDS architecture was implemented in the SystemVerilog language. The simulation of the implemented architecture in the Vivado environment was carried out, and the resources spent were determined. The implemented DDS provides the generation of sinusoids, LFM signals, PSK signals, and operation in pulse mode. The implemented architecture allows synthesizing sinusoidal signals with a low noise level in the spectrum of the generated signal, based on it.

• СОДЕРЖАНИЕ
• Определения, обозначения и сокращения
• ВВЕДЕНИЕ
• ГЛАВА 1.РЕАЛИЗОВАННЫЙ МЕТОД ЦИФРОВОГО ГЕНЕРИРОВАНИЯ СИНУСОИДАЛЬНОГО СИГНАЛА
  • 1.1. Обзор реализованного метода генерирования синусоиды
  • 1.2. Возникновение дискретных побочных спектральных составляющих (ДПСС) в спектре генерируемого сигнала
  • 1.3. Цели и задачи работы
• ГЛАВА 2.РЕАЛИЗОВАННЫЕ АРХИТЕКТУРЫ ЦВС
• ГЛАВА 3.МОДЕЛИРОВАНИЕ РАБОТЫ РЕАЛИЗОВАННЫХ АРХИТЕКТУР ЦВС В MATLAB
  • 3.1. Моделирование работы ЦВС первого типа
  • 3.2 Моделирование работы ЦВС второго типа
  • 3.3 Моделирование работы ЦВС2 в режимах модуляции генерируемого сигнала
  • 3.4 Выводы
• ГЛАВА 4. МОДЕЛИРОВАНИЕ РАБОТЫ АРХИТЕКТУРЫ ЦВС2 И БЛОКОВ МОДУЛЯЦИИ СИГНАЛА В СРЕДЕ VIVADO
  • 4.1 Результаты моделирования
  • 4.2 Сравнение реализованных архитектур ЦВС с синтезатором сигнала LogiCORE IP DDS Compiler v6.0
  • 4.3 Выводы
• ЗАКЛЮЧЕНИЕ
• СПИСОК ЛИТЕРАТУРЫ