Детальная информация
| Название | Компактное аппаратное ядро последовательного декодера полярных кодов для мобильных терминалов 5G: выпускная квалификационная работа магистра: направление 11.04.02 «Инфокоммуникационные технологии и системы связи» ; образовательная программа 11.04.02_01 «Защищенные телекоммуникационные системы» |
|---|---|
| Авторы | Полищук Жанна Эдуардовна |
| Научный руководитель | Рашич Андрей Валерьевич |
| Организация | Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций |
| Выходные сведения | Санкт-Петербург, 2024 |
| Коллекция | Выпускные квалификационные работы; Общая коллекция |
| Тематика | полярные коды; декодирование полярных кодов; блочный последовательный алгоритм; внешние коды; блок расчета метрик; приоритетная очередь; ПЛИС; polar codes; decoding of polar codes; block sequential algorithm; outer codes; score processor; priority queue; FPGA |
| Тип документа | Выпускная квалификационная работа магистра |
| Тип файла | |
| Язык | Русский |
| Уровень высшего образования | Магистратура |
| Код специальности ФГОС | 11.04.02 |
| Группа специальностей ФГОС | 110000 - Электроника, радиотехника и системы связи |
| DOI | 10.18720/SPBPU/3/2024/vr/vr24-4203 |
| Права доступа | Доступ по паролю из сети Интернет (чтение) |
| Дополнительно | Новинка |
| Ключ записи | ru\spstu\vkr\31195 |
| Дата создания записи | 06.08.2024 |
Разрешенные действия
–
Действие 'Прочитать' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети
| Группа | Анонимные пользователи |
|---|---|
| Сеть | Интернет |
В данной работе была разработана архитектура ядра блочного последовательного декодера полярных кодов, для реализованной архитектуры был получен отчет о количестве затраченных ресурсов. Реализованная архитектура была верифицирована путем сравнения с программной моделью декодера. В результате работы было реализовано компактное ядро декодера полярных кодов для применения в нисходящих каналах стандарта 5G. Новизна работы обусловлена отсутствием научных публикаций на тему аппаратной реализации блочного последовательного алгоритма декодирования полярных кодов.
In this work the hardware architecture of block sequential decoder of polar codes was developed, and the report on the resource utilization for implemented architecture was received. Implemented architecture was verified by comparing with software model of the decoder. As a result, the low-complex decoder of polar codes for 5G downlink channel was implemented. The novelty of the work is conditioned by absence of scientific publications devoted to hardware implementation of the block sequential decoder.
| Место доступа | Группа пользователей | Действие |
|---|---|---|
| Локальная сеть ИБК СПбПУ | Все |
|
| Интернет | Авторизованные пользователи СПбПУ |
|
| Интернет | Анонимные пользователи |
|
Количество обращений: 3
За последние 30 дней: 3
