Details

Объектом исследования является проектирование 10-битного конвейерного ЦАП с более высокой скоростью преобразования. Целью является 1. Обзор подходов к повышению скорости преобразования в конвейерных ЦАП; 2. Моделирование и сравнение известных подходов к улучшению скорости преобразования; 3. Проектирование схемы и компоновки 10-битного конвейерного ЦАП с более высокой скоростью преобразования; 4. Моделирование разработанного ЦАП, включая моделирование с извлеченными паразитными параметрами. В результате исследования был смоделирован конвейерный ЦАП с тактовой частотой 109,3 МГц, скоростью преобразования 109,3 МГц и частотой дискретизации 327,86 MSPS. Площадь архитектуры ядра ЦАП составляет около 0,25 мм^2. А площадь архитектуры полного PDAC составляет около 0,415 мм^2. При дискретизации входного синусоидального сигнала частотой 1 МГц с частотой 300 MSPS его ENOB составляет 9,4 бит, SNDR составляет 58,31 дБ, SNR составляет 68,27 дБ, SFDR составляет 61 дБ, THD составляет около 0,117 %, а выходная задержка составляет 36,67 нс.

Object of study is to design of a 10-bit pipeline DAC with higher conversion rate. The aim is 1. Overview of approaches for enhancing rate of conversion in pipeline DACs; 2. Simulation and comparison of the known approaches for conversion rate improvement; 3. Circuit and layout design of a 10-bit pipeline DAC with higher conversion rate; 4. Simulation of the designed DAC, including simulation with extracted parasitic parameters. As a result of the study, a pipeline DAC with clock frequency 109.3 MHz, conversion rate 109.3 MHz, and sample rate is 327.86 MSPS has been simulated. The layout of core DAC architecture area is about 0.25 mm^2. And the layout of full PDAC architecture area is approximately 0.415 mm^2. When a 1 MHz input Sinusoidal signal is sampled at 300 MSPS Sampling Rate, its ENOB is 9.4 bits, SNDR is 58.31 dB, SNR is 68.27 dB, SFDR is 61 dB, THD is about 0.117 %, output latency is 36.67 ns.