Детальная информация

В данной работе рассматриваются вопросы реализации компонента системы сбора данных многоканального комплекса. Особенности системы состоят в интеграции большого числа каналов с поступаемыми данными от модулей АЦП, их синхронизации и передачи в ПК. Основным элементом реализации данных функций является ПЛИС семейства Cyclone V центрального модуля. Для обеспечения высокоскоростной передачи данных по LVDS-каналам предложено применение DS-кодирования из протоколов стандарта SpaceWire.  Преимуществом является самосинхронизация и отсутствие необходимости согласования скоростей приемника и источника. Для приема данных от АЦП используется модифицированный протокол символьного уровня стандарта SpaceWire. Обмен данными с компьютером осуществляется по интерфейсу RGMII, пакеты передаются по каналам Gigabit Ethernet. Управление блоками реализовано набором команд с отправкой подтверждения о выполнении со стороны ПЛИС. Разработка блоков системы проведена в среде проектирования Quartus Prime с применением языка описания аппаратных средств SystemVerilog. Тестирование проводилось в среде моделирования ModelSim. Для тестирования и моделирования работы блоков приема данных от АЦП в условиях отсутствия реальных источников разработаны имитаторы и генераторы данных. По результатам проектирования произведена оценка временных характеристик блоков и аппаратных затрат ресурсов ПЛИС. Практические результаты работы могут быть интересны разработчикам электронных устройств.

This paper deals with the implementation of the data collecting system component of a multichannel complex. Features of the system consist in the integration of a large number of channels with incoming data from ADC modules, their synchronisation and transfer to the PC. The main element of the implementation of these functions is the FPGA family Cyclone V central module. To provide high-speed data transmission over LVDS-channels, DS-coding from SpaceWire standard protocols is proposed.  The advantage is self-synchronisation and no need to match the speeds of the receiver and source. To receive data from the ADC uses a modified protocol of the symbol level of the SpaceWire standard. Data exchange with the computer is carried out via RGMII interface, packets are transmitted via Gigabit Ethernet channels. Control of blocks is realised by a set of commands with sending confirmation of execution from the FPGA. Development was carried out in the Quartus Prime design environment using the SystemVerilog hardware description language. Testing was carried out in the modelling environment ModelSim. Simulators and data generators were developed for testing and modelling the operation of blocks in the absence of real sources. According to the results of design the estimation of time characteristics of blocks and hardware costs of FPGA resources is made. Practical results of the work may be of interest to the developers of electronic devices.