Детальная информация

В рамках работы разработана система для генерации реконфигурируемых аппаратных реализаций сортировочных сетей для любого количества сортирующих элементов и любой разрядности. Для сравнительного анализа аппаратно реализованных сортировочных сетей была создана реконфигурируемая среда моделирования эффективности различных подходов к решению задачи сортировки. Также была разработана параметризируемая реализация сортировочных сетей на C++, синтезированная с помощью Vitis HLS и оптимизированная с помощью специализированных директив. Кроме того, был реализован алгоритм быстрой сортировки с использованием параллельных вычислений на базе OpenMP и параллельных вычислений, что позволило значительно ускорить обработку больших объемов данных за счет многопоточности. В итоге был проведëн сравнительный анализ аппаратных реализаций, описанных на языке SystemVerilog, аппаратных средств, синтезированных с использованием C++ и Vitis HLS, и максимально быстрой программной реализации задачи сортировки с использованием OpenMP и многоступенчатого подхода.

This work presents a developed system for generating reconfigurable hardware implementations of sorting networks for any number of sorting elements and any bit width. Simulation environment was developed for comparative analysis hardware implemented sorting networks with different approaches for resolving sorting task. Moreover, a parameterizable implementation of sorting networks in C++ was developed, synthesized using Vitis HLS, and optimized using specialized directives. Furthermore, a QuickSort algorithm was implemented using parallel computing with OpenMP, enabling significant acceleration in processing large amounts of data through multithreading. Finally, the results of comparative analysis of hardware implementations developed in SystemVerilog, hardware implementations synthesized by using C++ and Vitis HLS, and the quickest possible software implementation of sorting task by using OpenMP and multi-tread approach was provided.