Детальная информация

Цель работы - комплексное исследование платформы TANG NANO 9K в двух аспектах: формирование структурированных материалов по изучению GOWIN EDA и архитектуры ПЛИС, а также экспериментальное исследование пользовательских блоков и их совместной работы с софт-процессором. В ходе работы проведен анализ архитектуры ПЛИС GW1NR-9 и платы TANG NANO 9K, выполнено сравнение с аналогами. Освоен полный цикл проектирования в GOWIN EDA: от ввода кода до синтеза, размещения и трассировки, прошивки и отладки с помощью встроенного логического анализатора GAO. Разработан набор из семи тестовых модулей на Verilog: десериализатор, кольцевой буфер, FIFO, контроллер BSRAM, контроллер PSRAM, аппаратный таймер и DSP-блок MAC. Для каждого модуля проведены синтез, моделирование в ModelSim, анализ занимаемых ресурсов (LUT, триггеры, память, DSP) и временных характеристик. Изучены механизмы взаимодействия процессорного ядра PicoRV32 (RISC-V) и пользовательской логики через MMIO, проведено проведено статическое и динамическое тестирование системы  с последовательным подключением разработанных блоков. По результатам сформулированы практические рекомендации для разработчиков гибридных систем на базе ПЛИС GOWIN. Разработанные модули и систематизированные материалы могут использоваться в учебном процессе и при проектировании реальных встраиваемых систем.

The purpose of the work is a comprehensive study of the TANG NANO 9K plat-form in two aspects: the formation of structured materials for studying GOWIN EDA and FPGA architecture, and experimental research of user blocks and their interaction with a soft processor. During the work, the architecture of the GW1NR-9 FPGA and TANG NANO 9K board was analyzed, and a comparison with analogues was performed. The full design cycle in GOWIN EDA was mastered, including synthesis, place and route, programming, and debugging using the built-in GAO logic analyzer. A set of seven test modules was developed in Verilog: deserializer, ring buffer, FIFO, BSRAM controller, PSRAM controller, hardware timer, and DSP-based MAC block. For each module, synthesis, simulation in ModelSim, resource utilization analysis (LUTs, flip-flops, memory, DSP) and timing evaluation were performed. The mechanisms of interaction between the PicoRV32 processor core (RISC-V) and user logic via MMIO were researched, and static and dynamic testing of the system with sequential connection of the developed blocks was carried out. Based on the results, practical recommendations for developers of hybrid GOWIN FPGA-based systems are formulated. The developed modules and systematized materials can be used in the educational process and in the design of real embedded systems.

• Определения, обозначения и сокращения
• Введение
• Глава 1. Изучение САПР GOWIN EDA
  • 1.1. Теоретические основы САПР GOWIN EDA
    • 1.1.1 Назначение
    • 1.1.2. Структура интегрированной среды разработки
    • и языки описания аппаратуры
  • 1.2. Установка и настройка среды GOWIN EDA
    • 1.2.1. Системные требования и процесс загрузки
    • 1.2.2. Пошаговая инструкция по установке
  • 1.3 Пользовательский интерфейс и навигация
    • 1.3.1. Обзор панелей и окон
    • 1.3.2. Менеджер проекта (Design Panel) и редактор кода
  • 1.4. Жизненный цикл проекта в GOWIN EDA
    • 1.4.1. Создание нового проекта (New Project Wizard)
    • и ввод исходных кодов (Design Entry)
    • 1.4.2. Синтез (Synthesis) и анализ ошибок
    • 1.4.3. Назначение выводов (Pin Planner / Constraint File)
    • 1.4.4. Размещение, трассировка и генерация Bitstream
  • 1.5 Работа с Gowin Analyzer Oscilloscope
• Глава 2. Изучение аппаратной структуры платы TANG NANO 9K
  • 2.1. Центральный компонент: ПЛИС GW1NR-9
  • 2.2. Иерархия памяти GW1NR-9
  • 2.3. Периферийные устройства и интерфейсы
  • 2.4. Тактирование, синхронизация, отладка и программирование
  • 2.5. Назначение выводов (Pinout)
  • 2.6. Сравнение с аналогами
• Глава 3. Разработка и исследование пользовательских блоков на Tang Nano 9K
  • 3.1. Блок преобразования последовательного кода в параллельный
  • 3.2 Кольцевые буферы (Circular Buffer / Ring Buffer)
  • 3.3 Буфер FIFO (First-In-First-Out Queue)
  • 3.4 Контроллер блочной памяти BSRAM
  • 3.5 Контроллер блочной памяти PSRAM
  • 3.6 Аппаратный таймер
  • 3.7 Multiply-Accumulate блок с использованием DSP
  • 3.8 Сравнительная таблица с анализом результатов модулирования
• Глава 4. Экспериментальное исследование взаимного влияния блоков и процессора
  • 4.1 Статическое тестирование без нагрузки
  • 4.2 Динамическое тестирование с нагрузкой
• Глава 5. Практические рекомендации по проектированию гибридных систем
• Заключение
• Список использованных источников
• Приложение 1. Исходные коды разработанных блоков
• Приложение 2. Исходные коды разработанных тестов
• Приложение 3. Изменения в файле main.c для исследования взаимного влияния процессор и блоков