Детальная информация

Цель работы – разработка аппаратной архитектуры модуля проверки контрольных сумм для блочного декодера полярных кодов 5G NR, соответствующей требованиям стандарта 3GPP TS 38.212, и оценка её аппаратной сложности и производительности. Решаемые задачи: разработка аппаратной архитектуры модуля, обеспечивающей поддержку блочного режима декодирования; оценка аппаратной сложности (число триггеров, LUT, объём ROM), максимальной тактовой частоты, задержки и производительности. Проведён анализ алгоритма распределённого CRC (DCA) стандарта 3GPP TS 38.212, формализованы свойство вложенности множеств информационных бит и структура расположения информационных бит между CRC-битами в перемеженном векторе. На основе анализа разработана потоковая архитектура модуля. Архитектура обрабатывает от 1 до 32 декодированных бит за такт, поддерживает все допустимые длины блока и обеспечивает ранний останов декодирования. Аппаратная сложность модуля оценена величиной порядка 2,5 тыс. LUT, рабочая тактовая частота – 200 МГц, задержка – два такта, пропускная способность – 3,2 Гбит/с. Результаты позволяют рекомендовать архитектуру для встраивания в декодер полярных кодов мобильного терминала.

The aim of the work is to design a hardware architecture of a checksum verification module for a block decoder of 5G NR polar codes, compliant with the 3GPP TS 38.212 standard, and to evaluate its hardware complexity and performance. In accordance with the assignment, the following tasks were solved: development of the module architecture supporting block decoding mode; estimation of the hardware complexity (number of FFs, LUTs, ROM size), maximum clock frequency, latency and throughput. The distributed CRC (DCA) algorithm of 3GPP TS 38.212 was analyzed; the nesting property of the index sets of information bits contributing to the CRC bits and the placement of information bits between CRC bits in the interleaved vector were formalized. Based on this analysis, a streaming architecture was developed. The architecture processes from 1 to 32 decoded bits per clock cycle, supports all admissible block lengths without architecture changing and enables early termination of decoding. The hardware complexity is estimated at about 2.5 thousand LUTs, the clock frequency is 200 MHz, the latency is two clock cycles, and the throughput is 3.2 Gbit/s. The results allow recommending the architecture for integration into the polar code decoder of a mobile terminal.