Детальная информация

Тема выпускной квалификационной работы: «Реализация защищенной проверки целостности пакетного сообщения на ПЛИС». Цель работы: проектирование и аппаратная реализация на базе ПЛИС модуля верификации целостности данных с использованием алгоритма HMAC- SHA-256 для защиты сетевого трафика. В работе выполнен аналитический обзор методов контроля целостности данных и аппаратных платформ для их реализации. Разработана имитационная модель вычислителя HMAC-SHA-256 в среде MATLAB/Simulink, верифицированная по стандарту FIPS 198-1. Выполнена аппаратная RTL- реализация модуля на языке Verilog для ПЛИС Xilinx Artix-7 XC7A100T. Проведены синтез и верификация проекта в среде Vivado. Основные результаты: загрузка LUT-ресурсов – 3,80 %, загрузка регистров – 1,78 %, максимальная тактовая частота – 108,9 МГц, расчётная пропускная способность – 872 Мбит/с.

The topic of the final qualifying work is «Implementation of secure packet message integrity verification on FPGA». The purpose of the work: design and hardware implementation on FPGA of a data integrity verification module using the HMAC-SHA-256 algorithm for network traffic protection. An analytical review of data integrity verification methods and hardware platforms for their implementation has been carried out in the work. A simulation model of the HMAC-SHA-256 computing unit has been developed in the MATLAB/Simulink environment and verified against the FIPS 198-1 standard. A hardware RTL implementation of the module has been performed in Verilog for the Xilinx Artix-7 XC7A100T FPGA. Synthesis and verification of the project have been conducted in the Vivado environment. Key results: LUT utilization – 3.80 %, register utilization – 1.78 %, maximum clock frequency – 108.9 MHz, estimated throughput – 872 Mbit/s.