Детальная информация

Работа посвящена исследованию V-расширение RISC-V архитектуры и реализации ядра RISC-V с поддержкой V-расширения. Цель работы – реализация микропроцессорного ядра RISC-V с поддержкой векторных операций. Для достижения поставленной цели решены следующие задачи: Обзор основных особенностей и расширений архитектуры RISC-V; Обзор имеющихся реализаций микропроцессорных ядер с RISC-V архитектурой и поддержкой V-расширения; Реализация и эмуляция тестовых приложений, реализующих одинаковую задачу, с использованием векторных инструкций и без; Синтез и аппаратная реализация на ПЛИС RISC-V ядра с векторным расширением; Выбор и реализация ML – алгоритма с использованием векторного расширения; Тестирование производительности выбранного RISC-V ядра с с использованием ранее реализованного приложения на ПЛИС. В работе представленно исследование возможностей векторного расширения архитектуры набора команд RISC-V и его применение в задачах связанных с обраткой массивов однотипных данных. Практическим результатом является программная реализация алгоритма классификации методом k-ближайших соседей с использованием V-расширения и без. Проведенное тестирование показало эффективность векторного расширения в сравнении со скалярной реализацией алгоритма. В работе использовались Spike, GCC 16.1, AMD Vivado Design Suite.

Object of study is the vector extension of the RISC-V instruction set architecture. The aim is the implementation of a RISC-V microprocessor core with vector operations support. The following tasks were solved: Review of the main features and extensions of the RISC-V architecture; Review of existing implementations of microprocessor cores with RISC-V architecture and V-extension support; Implementation and emulation of test applications performing the same task with and without the use of vector instructions; Synthesis and hardware implementation of a RISC-V core with vector extension on an FPGA; Selection and implementation of a machine learning algorithm using the vector extension; Performance testing of the selected RISC-V core using the previously implemented application on an FPGA. The paper presents an investigation of the capabilities of the RISC-V instruction set architecture vector extension and its application in tasks related to processing arrays of similar data was conducted. The practical result is the software implementation of the k-nearest neighbors classification algorithm with and without using the V-extension. The conducted testing demonstrated the efficiency of the vector extension compared to the scalar implementation of the algorithm. During the research, such information technologies and software as Spike, GCC 16.1, and AMD Vivado Design Suite were used.

• ОПРЕДЕЛЕНИЯ, ОБОЗНАЧЕНИЯ И СОКРАЩЕНИЯ
• ВВЕДЕНИЕ
• 1 Обзор основных особенностей RISC-V архитектуры и расширений
  • 1.1 Основные особенности RISC-V архитектуры
  • 1.2 Основные расширения архитектуры
• 2 V-расширениe
  • 2.1 SIMD
  • 2.2 Обзор V-расширения
  • 2.3 Область применения V-расширения
• 3 Обзор эмуляторов
• 4 Реализация и эмуляция тестовых приложений
• 5 Обзор имеющихся реализаций микропроцессорных ядер с RISC-V архитектурой с поддержкой векторных операций
  • 5.1 Обзор открытых реализаций VPU
  • 5.2 Обзор сопроцессора Vicuna
• 6 Обзор готовых реализаций ядер с поддержкой RVV
• 7 Синтез RISC-V ядра с V-расширением
• 8 Алгоритмы машинного обучения
  • 8.1 Сущность алгоритмов машинного обучения
  • 8.2 Основные классы алгоритмов машинного обучения
• 9 Критерии выбора алгоритма для векторной реализации
• 10 Сравнительный анализ алгоритмов
• 11 Реализация k-NN алгоритма
• 12 Тестирование производительности ядра
• ЗАКЛЮЧЕНИЕ
• ПРИЛОЖЕНИЕ А
• ПРИЛОЖЕНИЕ Б