Детальная информация

Объектом исследования является микропроцессорное ядро NEORV32, реализованное на языке описания аппаратуры VHDL. Тема работы – противодействие атакам внедрения помех по цепи питания в микропроцессорах на базе архитектуры RISC-V. Цель – разработка метода защиты управляющей логики ядра NEORV32 на основе частичной тройной модульной избыточности с механизмом обнаружения расхождений и повторного исполнения инструкций. Методология включает анализ существующих методов противодействия аппаратным атакам, разработку формальной модели частичного троирования с временно́й и логической диверсификацией каналов, реализацию на языке VHDL и верификацию посредством симуляции с инъекцией сбоев. В результате работы предложена и реализована схема защиты, ориентированная на блок декодирования инструкций. При симуляции 10 000 одиночных сбоев обнаружение расхождений составило 100% в контролируемой области, тогда как без защиты около 18% сбоев приводило к изменению архитектурного состояния процессора. Аппаратные накладные расходы составили порядка 19–25% по числу таблиц поиска и 9–17% по числу триггеров. Результаты применимы при проектировании встроенных систем на базе открытых RISC-V ядер с повышенными требованиями к аппаратной безопасности. Исследование показывает, что точечное примененение тройной избыточности к управляющей логике обеспечивает эффективную защиту от одиночных сбоев при умеренных накладных расходах.

The subject of this graduation thesis is countermeasures against power supply fault injection attacks in RISC-V microprocessors. The object of study is the NEORV32 processor core described in VHDL. The purpose of the work is the development and implementation of a protection method for the control logic of the NEORV32 core, based on partial triple modular redundancy with mismatch detection and instruction re-execution. The methodology comprises a review of existing hardware fault attack countermeasures, formal modelling of partial TMR with temporal and logical channel diversification, VHDL implementation, and functional verification through fault injection simulation. The proposed protection scheme targets the instruction-decoding module. Simulation of 10,000 single-bit faults yielded 100% mismatch detection within the protected domain, whereas the unprotected design allowed approximately 18% of faults to corrupt architectural state. Hardware overhead was approximately 19–25% in look-up tables and 9–17% in flip-flops. The results are applicable to the design of security-hardened embedded systems based on open RISC-V cores. The study demonstrates that selective TMR applied to processor control logic provides effective protection against single faults with moderate hardware overhead.