Детальная информация

Объект исследования – ёмкостные цифро-аналоговые преобразователи (CDAC) для SAR АЦП. Настоящий отчёт представляет собой литературный обзор десяти научных статей из IEEE, посвящённых архитектурам, методам калибровки и топологическим приёмам оптимизации CDAC. Цель работы – на основе систематического анализа десяти статей определить оптимальную архитектуру и методы повышения линейности, уменьшения площади и энергопотребления для 8-битного CDAC, выявить ключевые проектные параметры (единичная ёмкость, избыточные разряды, способ калибровки) и оценить границы производительности существующих технологий. Проведён сравнительный анализ компромиссов между площадью, потребляемой мощностью, линейностью и скоростью. Рассмотрены следующие подходы: двоично-взвешенный и сегментированный CDAC, гибридный (CDAC+RDAC), match enhancement с суб-фемтофарадными конденсаторами, цифровая калибровка с использованием избыточности, LLM‑LMS фоновая калибровка, пузырьковая сортировка, стартовая калибровка по скачкам кода, самокалибровка с плавающей операцией и циклическим группированием LSB, а также высокоскоростной переключаемый конденсаторный ЦАП с бестактовым ядром. На основе анализа сформулированы рекомендации для проектирования 8-битного CDAC: предпочтительна двоично-взвешенная архитектура; применение суб-фемтофарадных единичных конденсаторов (0.5–1 фФ) должно сопровождаться пост-производственной цифровой калибровкой (например, Match Enhancement); добавление 1–2 избыточных разрядов повышает робастность и упрощает калибровку; при отсутствии возможности калибровки целесообразно использовать топологию с большим мостовым конденсатором (Y=6) и экранированной общей центроидой.

Object of study – capacitive digital-to-analog converters (CDACs) for SAR ADCs. This report is a literature review of ten scientific papers from IEEE devoted to architectures, calibration methods, and topological optimization techniques for CDACs. The aim – based on a systematic analysis of ten papers, to determine the optimal architecture and methods for improving linearity, reducing area and power consumption for an 8‑bit CDAC, to identify key design parameters (unit capacitance, redundancy, calibration approach), and to evaluate the performance limits of existing technologies. A comparative analysis of trade‑offs between area, power consumption, linearity, and speed has been carried out. The following approaches are considered: binary‑weighted and segmented CDACs, hybrid (CDAC+RDAC), match enhancement with sub‑femtofarad capacitors, digital calibration using redundancy, LLM‑LMS background calibration, bubble sorting, startup code‑jump calibration, self‑calibration with floating operation and cyclic LSB grouping, as well as a high‑speed switched‑capacitor DAC with a clock‑free core. Based on the analysis, recommendations for designing an 8‑bit CDAC have been formulated: a binary‑weighted architecture is preferable; the use of sub‑femtofarad unit capacitors (0.5–1 fF) should be accompanied by post‑production digital calibration (e.g., Match Enhancement); adding 1–2 redundant bits improves robustness and simplifies calibration; if calibration is not feasible, it is advisable to use a topology with a large bridge capacitor (Y=6) and a shielded common‑centroid layout.

• РЕФЕРАТ
• ОПРЕДЕЛЕНИЯ, ОБОЗНАЧЕНИЯ И СОКРАЩЕНИЯ
• 1 Принцип работы Принцип работы цифро-аналогового
  • 1Понятие цифро-аналогового преобразователя (ЦАП)
  • 2Характерные параметры цифро-аналоговых преобразова
• 2 Принцип работы Соответствующие примеры схем
  • 1.ЦАП с взвешивающими резисторами
  • 2.ЦАП с R-2R матрицей
  • 3.ЦАП со взвешенными токами
  • 4.Конвертер емкостной сети D/A
  • 5.ЦАП с параллельным и последовательным интерфейсом
    • 5.1.ЦАП с параллельным интерфейсом
    • 5.2.ЦАП с последовательным интерфейсом
    • 5.3.Сводка по областям применения
• 3Принцип работы Проблемы и решения современных циф
  • 1Введение в ЦАП с токовыми ключами
  • 2Классификация ЦАП с токовым управлением
  • 3Будущие тенденции
• 4 Принцип работы Comparison Of Capacitive DAC Arch
  • 4.1Мотивация исследования
  • 4.2Методы анализа и моделирование
  • 4.3Оценка единичной ёмкости и площади
    • 4.3.1.Сценарий равной линейности (целевой ENOB = 9.5 бит
    • 4.3.2.Сценарий фиксированной площади (общая площадь 6000
  • 4.4Выводы
• 5 Принцип работы 12-Bit 5 MS/s SAR ADC with Hybrid
  • 5.1.Мотивация исследования
  • 5.2.Ключевые технические методы
    • 5.2.1.Структура гибридного ЦАП
    • 5.2.2.Реализация схемы
  • 5.3.Экспериментальная верификацияРезультаты измерений:
  • 5.4.Выводы
• 6 Принцип работы Improving SNDR and SFDR in Capaci
  • 6.1.Мотивация исследования
  • 6.2.Ключевые технические методы
    • 6.2.1.Основной принцип Match Enhancement
    • 6.2.2.Встроенная схема измерения ёмкости
    • 6.2.3.Сравнение с традиционным подходом
  • 6.3.Экспериментальная верификация
    • 6.3.1.Прототип микросхемы
    • 6.3.2.Результаты измерений
  • 6.4.Выводы
• 7 Принцип работы Digital calibration of capacitor
  • 7.1.Мотивация исследования
  • 7.2.Ключевые технические методы
    • 7.2.1.Структура Split-CDAC
    • 7.2.2.Избыточность (Redundancy)
    • 7.2.3.Техника цифровой калибровки
  • 7.3.Экспериментальная верификация
    • 7.3.1.Платформа моделирования
    • 7.3.2.Результаты моделирования
  • 7.4.Выводы
• 8 Принцип работы A 10-GS/s 6-bit 0.014 mm² Switche
  • 8.1.Мотивация исследования
  • 8.2.Ключевые технические методы
    • 8.2.1.Бестактовое ядро ЦАП
    • 8.2.2.Выходной буфер
    • 8.2.3.Общая архитектура
  • 8.3.Экспериментальная верификация
    • 8.3.1.Параметры микросхемы
    • 8.3.2.Результаты измерений
  • 8.4.Выводы
• 9 Принцип работы 14-Bit SAR ADC with On-Chip Digit
  • 9.1.Ключевые технические методы
    • 9.1.1.онкретная реализация методов калибровки.
    • 9.1.2.Оптимизация ключевых аналоговых модулей
  • 9.2.Экспериментальные результаты и верификация характе
• 10 Принцип работы A 12b 70MS s SAR ADC with digita
  • 10.1.Решение: целочисленные веса, цифровая калибровка п
    • 10.1.1.Архитектура с целочисленными весами и произвольным
    • 10.1.2.Цифровая калибровка при запуске:
    • 10.1.3.Малошумящий высокоскоростной компаратор.
  • 10.2.Экспериментальные выводы
• 11 Принцип работыA_12bit_SAR_ADC_Utilizing_Backgro
  • 11.1.Мотивация исследования
  • 11.2.Решение: интеграция момента, затухания скорости об
  • 11.3.Подтверждение результатов:
• 12 Принцип работы A 16-bit 1 MS s SAR ADC With Cap
  • 12.1.Решение: использование «плавающих» операций и цикл
    • 12.1.1.Плавающие операции для расширения допуска по напря
    • 12.1.2.Циклическое группирование LSB-конденсаторов для ус
    • 12.1.3.Совместное проектирование ключевых аналоговых моду
  • 12.2.Результаты экспериментов
• 13 Принцип работы A Parasitic and Mismatch Toleran
  • 13.1.Анализ проблемы: математическая основа чувствитель
  • 13.2.Предлагаемое в данной работе решение
  • 13.3.Результаты экспериментов
• 14 Принцип работы Сравнительный анализ пяти статей
• ЗАКЛЮЧЕНИЕ
• СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ