Детальная информация

Учебное пособие соответствует основным разделам дисциплины «Языки моделирования и описания цифровой аппаратуры» по направлению бакалаврской подготовки 09.03.04. С учетом стремительного развития аппаратуры через внедрение и развитие систем автоматизированного проектирования (САПР) можно отметить, что эффективность разработки программных и программно-аппаратных комплексов будет пропорциональна степени автоматизации этого процесса. САПР, как правило, состоит из набора инструментов, и одной из ключевых задач в его рамках является формализация требований, изложенных в спецификации проекта, с помощью средств визуального описания на архитектурном уровне. Это позволяет автоматизировать процесс генерации кода и тестирования проекта. В современных моделях разработки программного обеспечения, таких как Agile и Waterfall, также присутствуют этапы проектирования, программирования и тестирования. Каждая из этих моделей имеет свои преимущества и недостатки, однако использование инструмента описания проекта для автоматической генерации кода значительно упростит и повысит эффективность работы в обеих этих парадигмах. Данное учебное пособие фокусируется на использовании редакторов архитектурного уровня с помощью средств проектирования FPGA Advantage, в состав которого входят такие инструменты, как HDL-Designer, а также средства для генерации HDL-кода проекта. Предназначено для студентов, обучающихся по направлению подготовки бакалавров 09.03.04 – «Программная инженерия».

• Содержание
• 1. Введение
• 2. Редакторы архитектурного уровня Block Diagram, State Diagram и Truth Table
• Оболочка Design Browser
• Редактор Block Diagram
• Редактор State Diagram
• Редактор Truth Table
• Использование редакторов Block Diagram, State Diagram, Truth Table на примере разработки проекта "Таймер" с помощью средства проектирования FPGA Advantage
• Спецификация проекта Таймера
• Разработка проекта "Таймер" с помощью средства проектирования FPGA Advantage
• 3. Редактор архитектурного уровня Flow Chart
• Использование редактора Flow Chart на примере создания теста проекта "Таймер" с помощью средства проектирования FPGA Advantage. Тестирование.
• Графический интерфейс пользователя Model Sim
• Окно Main window
• Компонент Transcript
• Окно Dataflow
• Тестирование проекта «Таймер» с помощью редактора архитектурного уровня Flow Chart и инструмента симуляции проекта Model Sim
• Цель работы
• Создание Test Bench
• 4. Синтез и оптимизация HDL-проектов. Система Leonardo Spectrum
• Интерфейс системы Leonardo Spectrum. Элемент управления Flow Tabs
• Вкладка VHDL Options
• Вкладка Verilog Options
• Вкладка Global
• Вкладка Input
• Оптимизация проекта (вкладка Optimize)
• Сохранение полученных результатов
• Средство анализа схемы проекта Leonardo Insight
• Синтез и оптимизация проекта "Таймер"
• Список литературы