Детальная информация

Одно из преимуществ проектирования на ПЛИС по сравнению с заказными интегральными схемами и базовыми матричными кристаллами - быстрая физическая реализация требуемой функциональности на кристалле. Однако попытки улучшения итоговых характеристик проектируемых схем в большинстве случаев приводят к увеличению времени проектирования. В связи с этим создание эффективных средств автоматизированного проектирования для современных микросхем класса ПЛИС, учитывающих данные аспекты, имеет важное значение. В работе предложен подход к ускорению этапа трассировки в рамках маршрута топологического проектирования на ПЛИС за счет модификации базового алгоритма трассировки Pathfinder, адаптированного к смешанному графу трассировочных ресурсов. Модификация заключается в построении и использовании структур деревьев обратного прохода, позволяющих реализовать направленный поиск на смешанном графе без информации о геометрических координатах его элементов. Для тестирования нового алгоритма использованы наборы схем LGSynth’89, IWLS’2005 и ряд проектов с сайта opencores.org. Работа алгоритма проанализирована на примере четырех ПЛИС. Согласно анализу результатов вычислительных экспериментов, улучшенный алгоритм продемонстрировал уменьшение времени трассировки в среднем от 1,8 до 3,6 раза в зависимости от целевой ПЛИС.

One of the main advantages of FPGA design flow compared with ASICs and gate arrays is the required functionality implementation speed. However, their weakness is the final circuit, and attempts to improve them lead to an increase in the design flow time in most cases. Therefore, effective computer-aided design tools for modern FPGA that consider both these aspects are very essential. This work proposes an approach to accelerate the routing stage in FPGA design flow by modification of a basic routing algorithm Pathfinder adapted to a mixed route graph. The modification is to create and use backpass tree structures that allow the implementation of a directed path search on a mixed route graph having no information about geometric coordinates of its elements. Benchmark sets used for testing are LGSynth’89, IWLS’2005, and a range of projects from opencores.org. The work of the algorithm was analyzed using four FPGA architectures. According to the analysis of experimental results the modified algorithm has demonstrated an average routing runtime reduction of 1.8 to 3.6 depending on the target FPGA.