Детальная информация
| Название | Конвейеризация умножителя Уоллеса для однотактного процессора с архитектурой RISC-V = Pipelining of the Wallace multiplier for a single-cycle processor with RISC-V architecture // Известия высших учебных заведений. Электроника. – 2025. – Т. 30, № 3. — С. 313-323 |
|---|---|
| Авторы | Шевцов Н. ; Хисамов В. Т. ; Переверзев А. Л. ; Терновой Н. Э. |
| Выходные сведения | 2025 |
| Коллекция | Общая коллекция |
| Тематика | Вычислительная техника ; Блоки обработки данных ; умножитель Уоллеса ; Уоллеса умножитель ; конвейеризация умножителей ; однотактные процессоры ; архитектура RISC-V ; микропроцессоры ; алгоритмы ускоренного умножения ; Wallace multiplier ; multiplier Wallace ; pipelining multipliers ; single-stroke processors ; RISC-V architecture ; microprocessors ; accelerated multiplication algorithms |
| УДК | 004.31 |
| ББК | 32.973-04 |
| Тип документа | Статья, доклад |
| Язык | Русский |
| DOI | 10.24151/1561-5405-2025-30-3-313-323 |
| Права доступа | Доступ по паролю из сети Интернет (чтение) |
| Ключ записи | RU\SPSTU\edoc\77144 |
| Дата создания записи | 15.10.2025 |
Повышение производительности микропроцессора возможно путем расширения набора исполнительных устройств, которые могут быть представлены как комбинационными, так и последовательностными схемами. Интеграция комбинационного умножителя в однотактный процессор значительно повышает критический путь процессора, что влечет за собой снижение его общей производительности. Данная проблема может быть решена конвейеризацией устройства умножения, это целесообразно ввиду малой доли операций умножения в целочисленных программах. В работе рассмотрен конвейеризированный умножитель с последующей интеграцией в однотактный процессор. Умножитель разработан с использованием алгоритма "дерево Уоллеса", относящегося к алгоритмам ускоренного умножения. В качестве архитектуры процессора для интеграции разрабатываемого умножителя выбрана открытая архитектура RISC-V. Для определения критического пути и затрачиваемых ресурсов проект имплементирован под ПЛИС, метрики сняты по результатам синтеза в САПР Vivado. Для оценки производительности процессора использована метрика среднего времени выполнения программы. Исследование данной метрики для разной глубины конвейера умножителя, а также разной доли операций умножения в программе позволило определить прирост производительности, который дает конвейеризация умножителя.
Maximizing performance of microprocessor can be achieved by expanding the set of actuators that can be represented by both combinational and sequential circuits. The integration of a combinational multiplier into a single-cycle processor greatly increases the critical path of the processor, which causes a decrease in its overall performance. This problem can be solved by pipelining the multiplying unit, which is an appropriate solution due to the small proportion of multiplication operations in integer programs. In this work, a pipelined multiplier with subsequent integration into a single-cycle processor is considered. The multiplier is designed using the Wallace tree algorithm that refers to accelerated multiplication algorithms. The processor architecture for the integration of the multiplier being developed is the open RISC-V architecture. To determine the critical path and the resources spent, the project was implemented for FPGAs, and metrics were taken based on the results of synthesis in Vivado CAD. The metric of average program execution time is used to evaluate processor performance. The study of this metric for different depths of the multiplier pipeline, as well as for a different proportion of multiplication operations in the program, has allowed the determination of the performance gain provided by pipelining of the multiplier.
Количество обращений: 52
За последние 30 дней: 14
