Актуальность разработки бит-потоковых устройств обусловлена тенденцией переноса первичных преобразований измерительной информации максимально близко к датчикам. Сигналы датчиков часто представлены в квазицифровой (бит-потоковой) форме, допускающей реализацию функциональных преобразований в цифровой элементной базе с применением операций инкремент / декремент. В работе представлены результаты проектирования бит-потоковых устройств. На примере множительно-делительного преобразователя рассмотрены особенности построения устройств со структурной реализацией функций, при которой передаточная функция формируется путем обработки битовых потоков методами малых приращений. Приведено математическое обоснование получения передаточной функции в состоянии динамического равновесия. Показан процесс достижения устройством динамического равновесия, полученный методом моделирования и иллюстрирующий работу компенсационных механизмов в устройстве. В качестве результата представлен вариант реализации устройства на ПЛИС с оценкой его временных характеристик и аппаратных затрат, проведено его сравнение с традиционным множительно-делительным преобразователем, подтверждающее эффективность предложенного решения...

Актуальность разработки бит-потоковых устройств обусловлена тенденцией переноса первичных преобразований измерительной информации максимально близко к датчикам. Сигналы датчиков часто представлены в квазицифровой (бит-потоковой) форме, допускающей реализацию функциональных преобразований в цифровой элементной базе с применением операций инкремент / декремент. В работе представлены результаты проектирования бит-потоковых устройств. На примере множительно-делительного преобразователя рассмотрены особенности построения устройств со структурной реализацией функций, при которой передаточная функция формируется путем обработки битовых потоков методами малых приращений. Приведено математическое обоснование получения передаточной функции в состоянии динамического равновесия. Показан процесс достижения устройством динамического равновесия, полученный методом моделирования и иллюстрирующий работу компенсационных механизмов в устройстве. В качестве результата представлен вариант реализации устройства на ПЛИС с оценкой его временных характеристик и аппаратных затрат, проведено его сравнение с традиционным множительно-делительным преобразователем, подтверждающее эффективность предложенного решения. Рассмотрен вариант проектирования заказных матричных бит-потоковых устройств. Для них разработаны основные элементы: прямой, реверсивный и комбинированный счетчики, изменяющие свое содержимое на целую степень двойки. Модули библиотеки построены с использованием оригинальных средств плотноупакованного иерархического сжатия топологии. Все модули представляют собой 4-разрядные секции счетчиков на основе различных вариантов реализации быстродействующих манчестерских цепей переноса. Это обеспечивает линейную зависимость времени задержки и площади на кристалле от разрядности схем. На текущем уровне разработки бит-потоковые устройства могут быть использованы в системах частотного контроля плавно изменяющихся параметров.

The development of bitstream devices is important due to the tendency of moving the primary measuring converters as close as possible to the sensors. The output signals of sensors are often represented in quasi-digital (bit-streaming) form, it allows implementing functional transformations on the digital element base using increment/decrement operations. In this work, the results of the research in the field of designing bitstream devices are presented. By the example of designing a multiplier-divider the peculiarities of design of the devices with structural function implementation when the transfer function is formed by processing of bit streams using small increment methods are considered. A mathematical study of the transfer function in the state of dynamic equilibrium has been performed. The peculiarities of the process of reaching the state of dynamic equilibrium and the work of compensation mechanisms in the device by simulation are shown...

The development of bitstream devices is important due to the tendency of moving the primary measuring converters as close as possible to the sensors. The output signals of sensors are often represented in quasi-digital (bit-streaming) form, it allows implementing functional transformations on the digital element base using increment/decrement operations. In this work, the results of the research in the field of designing bitstream devices are presented. By the example of designing a multiplier-divider the peculiarities of design of the devices with structural function implementation when the transfer function is formed by processing of bit streams using small increment methods are considered. A mathematical study of the transfer function in the state of dynamic equilibrium has been performed. The peculiarities of the process of reaching the state of dynamic equilibrium and the work of compensation mechanisms in the device by simulation are shown. As a result, a variant of device implementation on FPLD is presented. Time characteristics and hardware costs are estimated for this device. Comparison of the designed converter with a traditional multiplier-divider converter was carried out. The effectiveness of the proposed solution is shown. The design of custom matrix bitstream devices and developed basic elements for them is also considered. These elements are direct, reversible and combined counters that change their contents by a whole degree of two. The library modules were built using the original means of tightly packed hierarchical topology compression. All modules are 4-digit counter sections based on different implementations of fast Manchester transfer circuits. This allowed obtaining a linear dependence of the delay and on-chip area on the circuit digitization. At the current level of development bitstream devices can be used in systems of frequency control of smoothly changing parameters.