Details
| Title | Быстрый алгоритм трассировки на ПЛИС с частичным разрывом трассировочных деревьев = Fast FPGA routing algorithm with partial rip up of routing tree // Известия высших учебных заведений. Электроника. – 2025. – Т. 30, № 2. — С. 162-171 |
|---|---|
| Creators | Чистяков А. Ю. ; Заплетина М. А. |
| Imprint | 2025 |
| Collection | Общая коллекция |
| Subjects | Радиоэлектроника ; Электроника в целом ; ПЛИСы ; программируемые логически-интегральные системы ; автоматизированное проектирование ; трассировка на ПЛИСах ; разрыв трассировочных деревьев (электроника) ; электронная аппаратура ; топологическое проектирование ; FPGAs ; programmable logic integrated systems ; computer-aided design ; tracing on FPGAs ; breaking of trace trees (electronics) ; electronic equipment ; topological design |
| UDC | 621.38 |
| LBC | 32.85 |
| Document type | Article, report |
| Language | Russian |
| DOI | 10.24151/1561-5405-2025-30-2-162-171 |
| Rights | Доступ по паролю из сети Интернет (чтение) |
| Record key | RU\SPSTU\edoc\77093 |
| Record create date | 10/13/2025 |
В настоящее время проектирование микросхем в базисе ПЛИС актуально при производстве мелкосерийной электронной аппаратуры, что объясняется низкой стоимостью изделия по сравнению с заказными схемами, а также появлением новых, более усовершенствованных ПЛИС. В связи с этим важной задачей становится создание высокоэффективных алгоритмов автоматизированного проектирования для получения высоких выходных характеристик схем, проектируемых в базисе ПЛИС, в кратчайшие сроки. В работе предложен быстрый алгоритм для решения задачи трассировки в рамках маршрута топологического проектирования схем в базисе ПЛИС. Функционирование алгоритма протестировано на популярных тестовых наборах цифровых схем ISCAS’85, ISCAS’89, LGSynth’89, IWLS’2005 и ряде открытых проектов, реализованных на ПЛИС из состава системы на кристалле 5510TC028. Этапы топологического проектирования, предваряющие трассировку, выполнены с помощью соответствующих модулей системы автоматизированного проектирования X-CAD. По результатам вычислительных экспериментов разработанный алгоритм продемонстрировал ускорение трассировки в среднем в 2,8 раза по сравнению с алгоритмом трассировки САПР X-CAD без значительного влияния на временные характеристики схем, рассчитанные с помощью открытой программы статического временного анализа OpenSTA.
Currently, FPGA circuit design becomes increasingly popular among developers of low-volume manufacturing electronic equipment, which is due to the lower cost of the product compared to application-specific circuits, as well as to the emergence of new, more advanced FPGAs. In this connection, an important task is the creation of highly efficient computer-aided design algorithms that allow obtaining high output characteristics of circuits designed on the basis of FPGAs in the shortest possible time. In this work, a fast algorithm for solving the routing problem within the FPGA layout synthesis flow is proposed. The operation of the algorithm was tested on popular digital benchmarks ISCAS’85, ISCAS’89, LGSynth’89, IWLS’2005 and a number of open projects implemented on an FPGA from the 5510TC028 system-on-a-chip. The stages of a layout synthesis flow that precede routing stage were carried out using the corresponding modules of the X-CAD computer-aided design system developed by IPPM RAS. According to experimental results, the developed algorithm has demonstrated an average routing runtime reduction of 2.8 times compared to the default X-CAD routing algorithm without a significant impact on the circuits timing characteristics estimated with open-source static timing analysis tool OpenSTA.
Access count: 42
Last 30 days: 17
