| Table | Card | RUSMARC | |
Annotation
Цифровая обработка сигналов (ЦОС) является основой поступательного развития инфокоммуникационных технологий. Улучшение тактико-технических характеристик существующих аппаратно-программных систем и разработка новых связаны с применением аппаратных ускорителей, реализующих специализированные алгоритмы обработки сигналов. Извлечение квадратного корня (ИКК) - одна из часто используемых операций в задачах ЦОС. Эффективность алгоритма выполнения операции ИКК и его аппаратная реализация в базисе ПЛИС позволяют существенно повысить производительность реальных систем. В работе представлены результаты сравнительного анализа алгоритмов выполнения операции ИКК. Предложена поведенческая модель и реализация IP-ядра целочисленного ИКК с настраиваемыми ограничениями: разрядность входных данных от 8 до 128 бит, возможность скалярной и векторной обработок и др. Проведены верификация модели и тестирование ее аппаратной реализации в базисе ПЛИС Xilinx SOC xc7z045ffg900-2. Представлены результаты экспериментальных исследований и сравнение с ядром Xilinx LogiCORE{TM} CORDIC IP. Предложенное решение обеспечивает снижение занимаемой площади ПЛИС за счет сокращения числа используемых функциональных блоков и повышение максимальной тактовой частоты до 641 МГц.
Digital signal processing (DSP) is the basis for the progressive development of the info communication technologies. The performance characteristics improvement of existing hardware-software systems and development of new ones are associated with the use of hardware accelerators that implement specialized signal processing algorithms. Square rooting is one of the most used operations in DSP. The search for an effective square rooting algorithm and its hardware implementation in the basis of FPGA can significantly increase the performance of real systems. In this work, the results of a comparative analysis of the square rooting algorithms are presented. A behavioral model and implementation of an IP-core for integer square rooting with customizable constraints such as input data length from 8 to 128 bits, scalar and vector processing, etc. were proposed. The model has been verified and its hardware implementation has been tested in the Xilinx FPGA SOC basis - xc7z045ffg900-2. Experimental results and comparison with the Xilinx LogiCORE {TM} CORDIC IP core are presented. The proposed solution provides a decrease in the occupied area of the FPGA by reducing the number of used functional blocks and increasing the maximum clock frequency up to 641 MHz.
Included in
Usage statistics
|
|
Access count: 22
Last 30 days: 2 Detailed usage statistics |