Details

Title: Самосинхронный троичный сумматор с повышенной сбоеустойчивостью // Известия высших учебных заведений. Электроника. – 2022. – Т. 27, № 5. — С. 624-634
Creators: Степченков Ю. А.; Дьяченко Ю. Г.; Рождественский Ю. В.; Морозов Н. В.; Рождественскене А. В.; Степченков Д. Ю.
Imprint: 2022
Collection: Общая коллекция
Subjects: Вычислительная техника; Блоки обработки данных; сумматоры; троичные сумматоры; самосинхронные сумматоры; повышенная сбоеустойчивость; самосинхронное кодирование; помехоустойчивость; умножители; adders; ternary adders; self-synchronous adders; increased fault tolerance; self-synchronous coding; noise immunity; multipliers
UDC: 004.31
LBC: 32.973-04
Document type: Article, report
File type: Other
Language: Russian
DOI: 10.24151/1561-5405-2022-27-5-624-634
Rights: Доступ по паролю из сети Интернет (чтение)
Additionally: New arrival
Record key: RU\SPSTU\edoc\69422

Allowed Actions: View

Annotation

Самосинхронные (СС) схемы, благодаря СС-кодированию информационных сигналов, двухфазной дисциплине функционирования и запрос-ответному взаимодействию частей СС-схемы, имеют преимущества по сравнению с их синхронными аналогами: корректная работа при любых условиях эксплуатации, отсутствие "дерева" глобальной синхронизации, способность к обнаружению любой константной неисправности и большая устойчивость к кратковременным логическим сбоям. Естественная сбоеустойчивость СС-схем может быть дополнительно повышена с помощью специальных схемотехнических приемов. В работе предложен схемотехнический способ повышения помехоустойчивости одноразрядного троичного СС-сумматора за счет незначительного усложнения индикаторной подсхемы троичного СС-сумматора. Приведены оценки устойчивости вариантов троичных СС-сумматора и умножителя к кратковременным одиночным логическим сбоям. Показано, что увеличение на 28 % аппаратных затрат троичного СС-сумматора обеспечивает увеличение времени бессбойной работы в 4,7 раза как сумматора, так и умножителя на его основе при наличии источников кратковременных однократных логических сбоев.

Self-timed (ST) circuits have some advantages compared to their synchronous counterparts. They operate correctly at any application conditions and detect any constant fault. They do not contain a global synchronization tree. Besides, ST circuits are more short-term soft error tolerant. These features are able due to ST coding of information signals, two-phase operation discipline, and request-acknowledge interaction of ST circuit’s parts. The natural soft error tolerance can be further increased by the special circuitry techniques. In this work, the new circuitry method for increasing ST ternary adder’s tolerance to the soft errors due to some complication of its indication subcircuit is proposed. The classical ST indication detects a single spacer state of the information ST signal both in dual-rail and ternary cases. It assumes that the remaining states are only allowed working states and invalid states never appear. However, a soft error can cause invalid state that is illegal in normal conditions. The article presents soft error tolerance estimates for the original and some improved adder circuits. It has been shown that complication of a one-bit adder’s indication leading to 28 % increase in its hardware costs ensures rising of its failure-free operation time by 4.7 times if appeared soft errors are incompatible. ST multiplier based on suggested ST ternary adder demonstrates the same improvement of the soft error tolerance feature.

Usage statistics

stat Access count: 1
Last 30 days: 0
Detailed usage statistics