Details
Title | Разработка модуля универсального асинхронного приемопередатчика на языке Verilog с использованием ПЛИС: выпускная квалификационная работа бакалавра: направление 11.03.04 Электроника и наноэлектроника ; образовательная программа 11.03.04_03 Интегральная электроника и наноэлектроника |
---|---|
Creators | Хабибуллин Булат Айратович |
Scientific adviser | Пятак Иван Михайлович |
Organization | Санкт-Петербургский политехнический университет Петра Великого. Институт физики, нанотехнологий и телекоммуникаций |
Imprint | Санкт-Петербург, 2019 |
Collection | Выпускные квалификационные работы; Общая коллекция |
Subjects | универсальный асинхронный приемопередатчик; программируемая логическая интегральная схема; rs-232; txd; rxd; fifo; verilog; universal asynchronous receiver/transmitter; field programmable gate array |
Document type | Bachelor graduation qualification work |
File type | |
Language | Russian |
Level of education | Bachelor |
Speciality code (FGOS) | 11.03.04 |
Speciality group (FGOS) | 110000 - Электроника, радиотехника и системы связи |
Links | Отзыв руководителя; Отчет о проверке на объем и корректность внешних заимствований |
DOI | 10.18720/SPBPU/3/2019/vr/vr19-4958 |
Rights | Доступ по паролю из сети Интернет (чтение) |
Record key | ru\spstu\vkr\5187 |
Record create date | 1/17/2020 |
Allowed Actions
–
Action 'Read' will be available if you login or access site from another network
Group | Anonymous |
---|---|
Network | Internet |
В работе представлена реализация сложнофункционального модуля универсального асинхронного приемопередатчика на языке Verilog. Приведены результаты моделирования и логического синтеза данного модуля. Выполнена отладка модуля приемопередатчика с помощью ПЛИС. Моделирование проводилось в среде симуляции и отладки проектов «ModelSim» компании «Intel» на языке описания аппаратного уровня Verilog. Логический синтез и отладка с помощью ПЛИС были осуществлены с использованием среды автоматизированного проектирования и отладки проектов «Quartus II» компании «Altera (Intel)».
The work presents the implementation of a multifunctional universal asynchronous receiver/transmitter module in Verilog language. The receiver/transmitter module was debugged using the FPGA with EDA tools by «Intel» and «Xilinx» companies.
Network | User group | Action |
---|---|---|
ILC SPbPU Local Network | All |
|
Internet | Authorized users SPbPU |
|
Internet | Anonymous |
|
Access count: 45
Last 30 days: 1