Цель работы – реализовать в САПР Cadence Virtuoso топологии регистров последовательного приближения с пониженной потребляемой мощностью и провести моделирование регистров последовательного приближения по топологии с учетом паразитных параметров кристалла. В результате проведенного исследования были реализованы топологии всех рассмотренных в ходе работы регистров. Также было проведено моделирование данных топологий во временной области и рассмотрено влияние внешних и внутренних параметров на работу регистров, выполненных на кристалле. В данной ходе данной работы были задействования следующие компетенции: использованы средства автоматизированной разработки интегральных схема (САПР Cadence Virtuoso), использованы открытые образовательные ресурсы и доступные базы данных, а также применены численные методы для решения задач на основе обеспечения Cadence Virtuoso.

The aim is to implement in Cadence Virtuoso CAD a serial approximation register topology with reduced power consumption and conduct simulation of serial approximation registers by topology taking into account the parasitic parameters of the crystal. As a result of the study the topologies of all registers considered in the course of the work have been implemented. Also, we simulated these topologies in the time domain and considered the influence of external and internal parameters on the operation of the registers, made on a crystal. During this work the following competencies were used: the tools of computer-aided development of integrated circuits (CAD Cadence Virtuoso), used open educational resources and available databases, as well as applied numerical methods to solve problems based on Cadence Virtuoso software.

• ОПРЕДЕЛЕНИЯ, ОБОЗНАЧЕНИЯ И СОКРАЩЕНИЯ
• ВВЕДЕНИЕ
• 1 Аналогово-цифровое преобразование
  • 1.1 Аналогово-цифровой преобразователь последовательного приближения
• 2 Регистр последовательного приближения и управляющая им логика
  • 2.1 Регистр последовательного приближения
  • 2.2 Синхронная и асинхронная логика
  • 2.3 Смешанная логика
• 3 Модификация схем управляющей логики
  • 3.1 Улучшение асинхронной логики
  • 3.2 Изменение верхнего ряда регистра
  • 3.3 Выбор используемых триггеров в регистре сдвига
  • 3.4 Замена триггеров на конечные автоматы
• 4 Результаты проведенного обзора управляющих логик
• 5 Моделирование рассмотренных регистров последовательного приближения
  • 5.1 Выбор структурной единицы регистра
    • 5.1.1 DRS-триггер
    • 5.1.2 Триггер с передающим затвором
    • 5.1.3 Тактируемый КМОП триггер
    • 5.1.4 Триггер с синхронизацией по фазе
    • 5.1.5 Сравнение триггеров
    • 5.1.6 Триггеры с дополнительными функциональными входами
• 6 Логические схемы для управления регистром последовательного приближения
  • 6.1 Асинхронная логика
  • 6.2 Синхронная логика
  • 6.3 Смешанная логика
  • 6.4 Сравнение управляющих логик
• 7 Моделирование РПП с учетом паразитных параметров кристалла
  • 7.1 Топология структурных единиц регистра
  • 7.2 Моделирование асинхронной архитектуры
  • 7.3 Моделирование синхронной архитектуры
  • 7.4 Моделирование смешанной архитектуры
  • 7.5 Сравнение результатов моделирования архитектур с учетом паразитных параметров
• ЗАКЛЮЧЕНИЕ
• СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ