Details
| Title | Incremental delta-sigma modulator // Информатика, телекоммуникации и управление. – 2025. – Т. 18, № 2. — С. 91-98 |
|---|---|
| Creators | Pilipko M. M. ; Morozov D. V. |
| Imprint | 2025 |
| Collection | Общая коллекция |
| Subjects | Радиоэлектроника ; Полупроводниковые приборы ; modulators ; sigma-delta modulation ; analog-to-digital converters ; oversampling factor ; integrated circuits ; digital filters ; analog design ; модуляторы ; сигма-дельта модуляция ; аналого-цифровые преобразователи ; коэффициент передискретизации ; интегральные микросхемы ; цифровые фильтры ; аналоговое проектирование |
| UDC | 621.382 |
| LBC | 32.852 |
| Document type | Article, report |
| File type | |
| Language | English |
| DOI | 10.18721/JCSTCS.18207 |
| Rights | Свободный доступ из сети Интернет (чтение, печать, копирование) |
| Additionally | New arrival |
| Record key | RU\SPSTU\edoc\77155 |
| Record create date | 10/15/2025 |
A delta-sigma modulator with reset for incremental delta-sigma ADCs for the 180 nm CMOS technology with a supply voltage of 3.3 V from Mikron JSC is presented. The simulation of the delta-sigma modulator in the time domain in the Virtuoso analog design environment from Cadence DS was performed. The clock frequency was set to 6.25 MHz. The power consumption was about 9.5 mW. The reset was performed every 32 or 128 clock cycles. The results of the delta-sigma modulator simulation were processed in MATLAB. The digital decimation filter in the form of a cascade of integrators was realized in software. At the oversampling ratio of 32, the modulator shows SINAD = 69.3 dB (ENOB = 11.2 bits) and SFDR = 76.9 dB. At the oversampling ratio of 128, SINAD = 88.7 dB (ENOB = 14.4 bits) and SFDR = 92.7 dB are achieved. The crystal dimensions were 640 by 340 mum. The delta-sigma modulator circuit is suitable for precise digitization of sensor signals in the audio frequency range.
Представлен delta-sigma модулятор со сбросом для инкрементальных delta-sigma АЦП по 180 нм КМОП-технологии с напряжением питания 3,3 В от АО "Микрон". Моделирование delta-sigma модулятора во временной области проводилось в среде аналогового проектирования Virtuoso компании Cadence DS. Тактовая частота была равна 6,25 МГц. Потребляемая мощность составила около 9,5 мВт. Сброс производился каждые 32 или 128 тактов. Результаты моделирования delta-sigma-модулятора обрабатывались в MATLAB. Цифровой децимирующий фильтр в виде каскада интеграторов реализован программно. При коэффициенте передискретизации 32 модулятор обеспечивает SINAD = 69,3 дБ (ENOB = 11,2 бит) и SFDR = 76,9 дБ. При коэффициенте передискретизации 128 достигаются SINAD = 88,7 дБ (ENOB = 14,4 бит) и SFDR = 92,7 дБ. Размеры кристалла составили 640 на 340 мкм. Схема delta-sigma модулятора пригодна для точной оцифровки сигналов датчиков физических величин в звуковом диапазоне частот.
| Network | User group | Action |
|---|---|---|
| ILC SPbPU Local Network | All |
|
| Internet | All |
|
Access count: 34
Last 30 days: 34
