Details
| Title | A pipeline analog-to-digital converter in 180 nm CMOS // Информатика, телекоммуникации и управление. – 2025. – Т. 18, № 2. — С. 111-119 |
|---|---|
| Creators | Pilipko M. M. ; Morozov D. V. |
| Imprint | 2025 |
| Collection | Общая коллекция |
| Subjects | Радиоэлектроника ; Полупроводниковые приборы ; conveyor ADCs ; analog-to-digital converters ; integrated circuits ; computational pipeline ; CMOS ; metal-oxide semiconductors ; transconductive amplifiers ; конвейерные АЦП ; аналого-цифровые преобразователи ; интегральные микросхемы ; вычислительные конвейеры ; КМОП ; металл-оксидные полупроводники ; транскондуктивные усилители |
| UDC | 621.382 |
| LBC | 32.852 |
| Document type | Article, report |
| File type | |
| Language | English |
| DOI | 10.18721/JCSTCS.18209 |
| Rights | Свободный доступ из сети Интернет (чтение, печать, копирование) |
| Additionally | New arrival |
| Record key | RU\SPSTU\edoc\77158 |
| Record create date | 10/15/2025 |
A pipelined analog-to-digital converter (ADC) is presented, which was designed using 180 nm complementary metal-oxide semiconductor (CMOS) technology with a supply voltage of 1.8 V from Micron JSC. The ADC circuit consists of a sample-and-hold device, an 8-level redundant stage, five 6-level redundant pipeline stages, a back-end 3-bit ADC, as well as synchronization circuits, an adder and multiplexers to get at the output the 16-bit direct binary code of the whole ADC or the redundant code from first to fifth stages. The pipeline is implemented as a switched-capacitor circuit using operational transconductance amplifiers. The simulation of the ADC in the time domain in the Virtuoso analog design environment from Cadence DS was performed. The clock frequency was set to 50 MHz. The power consumption was about 52 mW, the following main characteristics were achieved: SINAD = 74.6 dB (ENOB = 12 bits) and SFDR = 75.3 dB.
Представлен конвейерный аналого-цифровой преобразователь (АЦП), который выполнен по 180 нм комплементарной металл-оксид-полупроводник (КМОП) технологии с напряжением питания 1,8 В от компании АО "Микрон". Схема АЦП состоит из устройства выборки и хранения, каскадов с избыточностью (8 уровней квантования в первом каскаде, 6 уровней в каскадах 2-6), оконечного АЦП с разрядностью 3 бита, а также схем синхронизации, сумматора и мультиплексоров для вывода либо прямого 16-разрядного двоичного кода, либо кода каскадов с избытком. Конвейер реализован как схема на переключаемых конденсаторах с использованием операционных транскондуктивных усилителей. Моделирование АЦП во временной области проводилось в среде аналогового проектирования Virtuoso компании Cadence DS. Тактовая частота была равна 50 МГц. Потребляемая мощность составила около 52 мВт, были достигнуты следующие основные характеристики: SINAD = 74,6 дБ (ENOB = 12 бит) и SFDR = 75,3 дБ.
| Network | User group | Action |
|---|---|---|
| ILC SPbPU Local Network | All |
|
| Internet | All |
|
Access count: 27
Last 30 days: 27
