Детальная информация

Название: Разработка модуля универсального асинхронного приемопередатчика на языке Verilog с использованием ПЛИС: выпускная квалификационная работа бакалавра: направление 11.03.04 Электроника и наноэлектроника ; образовательная программа 11.03.04_03 Интегральная электроника и наноэлектроника
Авторы: Хабибуллин Булат Айратович
Научный руководитель: Пятак Иван Михайлович
Организация: Санкт-Петербургский политехнический университет Петра Великого. Институт физики, нанотехнологий и телекоммуникаций
Выходные сведения: Санкт-Петербург, 2019
Коллекция: Выпускные квалификационные работы; Общая коллекция
Тематика: универсальный асинхронный приемопередатчик; программируемая логическая интегральная схема; rs-232; txd; rxd; fifo; verilog; universal asynchronous receiver/transmitter; field programmable gate array
Тип документа: Выпускная квалификационная работа бакалавра
Тип файла: PDF
Язык: Русский
Код специальности ФГОС: 11.03.04
Группа специальностей ФГОС: 110000 - Электроника, радиотехника и системы связи
Ссылки: Отзыв руководителя; Отчет о проверке на объем и корректность внешних заимствований
DOI: 10.18720/SPBPU/3/2019/vr/vr19-4958
Права доступа: Доступ по паролю из сети Интернет (чтение)

Разрешенные действия:

Действие 'Прочитать' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети

Группа: Анонимные пользователи

Сеть: Интернет

Аннотация

В работе представлена реализация сложнофункционального модуля универсального асинхронного приемопередатчика на языке Verilog. Приведены результаты моделирования и логического синтеза данного модуля. Выполнена отладка модуля приемопередатчика с помощью ПЛИС. Моделирование проводилось в среде симуляции и отладки проектов «ModelSim» компании «Intel» на языке описания аппаратного уровня Verilog. Логический синтез и отладка с помощью ПЛИС были осуществлены с использованием среды автоматизированного проектирования и отладки проектов «Quartus II» компании «Altera (Intel)».

The work presents the implementation of a multifunctional universal asynchronous receiver/transmitter module in Verilog language. The receiver/transmitter module was debugged using the FPGA with EDA tools by «Intel» and «Xilinx» companies.

Права на использование объекта хранения

Место доступа Группа пользователей Действие
Локальная сеть ИБК СПбПУ Все Прочитать
Интернет Авторизованные пользователи СПбПУ Прочитать
Интернет Авторизованные пользователи (не СПбПУ)
-> Интернет Анонимные пользователи

Статистика использования

stat Количество обращений: 23
За последние 30 дней: 1
Подробная статистика