Детальная информация

Название: Исследование и реализация генератора прямого цифрового синтеза на языке Verilog: выпускная квалификационная работа магистра: направление 11.04.02 Инфокоммуникационные технологии и системы связи ; образовательная программа 11.04.02_05 Микроэлектроника инфокоммуникационных систем (международная образовательная программа)
Авторы: Гурулев Владислав Владимирович
Научный руководитель: Пятак Иван Михайлович
Организация: Санкт-Петербургский политехнический университет Петра Великого. Институт физики, нанотехнологий и телекоммуникаций
Выходные сведения: Санкт-Петербург, 2019
Коллекция: Выпускные квалификационные работы; Общая коллекция
Тематика: Программирования языки; Вычислительные машины электронные — Программы прикладные; синтезатор частоты; прямой цифровой синтез; усечение фазы; дизеринг; ПЛИС; Verilog; Matlab
УДК: 004.9:004.438
Тип документа: Выпускная квалификационная работа магистра
Тип файла: PDF
Язык: Русский
Код специальности ФГОС: 11.04.02
Группа специальностей ФГОС: 110000 - Электроника, радиотехника и системы связи
Ссылки: Отзыв руководителя; Рецензия; Отчет о проверке на объем и корректность внешних заимствований
DOI: 10.18720/SPBPU/3/2019/vr/vr19-6154
Права доступа: Доступ по паролю из сети Интернет (чтение, печать, копирование)

Разрешенные действия:

Действие 'Прочитать' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети Действие 'Загрузить' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети

Группа: Анонимные пользователи

Сеть: Интернет

Аннотация

Объектом исследования является генератор прямого цифрового синтеза. Цель работы – исследовать и реализовать генератор прямого цифрового синтеза на языке Verilog. В результате исследования был произведен обзор способов построения генераторов прямого цифрового синтеза, обзор методов повышения линейности генераторов прямого цифрового синтеза, построена математическая модель синтезатора в MATLAB. Далее были изучены методы автоматизированной разработки цифровых интегральных схем с использованием языка аппаратного описания, реализован генератор прямого цифрового синтеза с использованием языка описания аппаратуры Verilog HDL.

The object of study is a direct digital synthesis generator. The aim of the work is to research and implement a direct digital synthesis generator in Verilog. As a result of the study, a review was made of the methods for constructing direct digital synthesis generators, a survey of methods for increasing the linearity of direct digital synthesis generators, and a mathematical model of the synthesizer was constructed in MATLAB. Next, methods for the automated development of digital integrated circuits using the hardware description language were studied, a direct digital synthesis generator using the Verilog HDL hardware description language was implemented.

Права на использование объекта хранения

Место доступа Группа пользователей Действие
Локальная сеть ИБК СПбПУ Все Прочитать Печать Загрузить
Интернет Авторизованные пользователи СПбПУ Прочитать Печать Загрузить
Интернет Авторизованные пользователи (не СПбПУ)
-> Интернет Анонимные пользователи

Статистика использования

stat Количество обращений: 29
За последние 30 дней: 0
Подробная статистика