Детальная информация

Объектом исследования является генератор прямого цифрового синтеза. Цель работы – исследовать и реализовать генератор прямого цифрового синтеза на языке Verilog. В результате исследования был произведен обзор способов построения генераторов прямого цифрового синтеза, обзор методов повышения линейности генераторов прямого цифрового синтеза, построена математическая модель синтезатора в MATLAB. Далее были изучены методы автоматизированной разработки цифровых интегральных схем с использованием языка аппаратного описания, реализован генератор прямого цифрового синтеза с использованием языка описания аппаратуры Verilog HDL.

The object of study is a direct digital synthesis generator. The aim of the work is to research and implement a direct digital synthesis generator in Verilog. As a result of the study, a review was made of the methods for constructing direct digital synthesis generators, a survey of methods for increasing the linearity of direct digital synthesis generators, and a mathematical model of the synthesizer was constructed in MATLAB. Next, methods for the automated development of digital integrated circuits using the hardware description language were studied, a direct digital synthesis generator using the Verilog HDL hardware description language was implemented.