Details

Title Исследование и реализация генератора прямого цифрового синтеза на языке Verilog: выпускная квалификационная работа магистра: направление 11.04.02 Инфокоммуникационные технологии и системы связи ; образовательная программа 11.04.02_05 Микроэлектроника инфокоммуникационных систем (международная образовательная программа)
Creators Гурулев Владислав Владимирович
Scientific adviser Пятак Иван Михайлович
Organization Санкт-Петербургский политехнический университет Петра Великого. Институт физики, нанотехнологий и телекоммуникаций
Imprint Санкт-Петербург, 2019
Collection Выпускные квалификационные работы ; Общая коллекция
Subjects Программирования языки ; Вычислительные машины электронные — Программы прикладные ; синтезатор частоты ; прямой цифровой синтез ; усечение фазы ; дизеринг ; ПЛИС ; Verilog ; Matlab
UDC 004.9:004.438
Document type Master graduation qualification work
File type PDF
Language Russian
Level of education Master
Speciality code (FGOS) 11.04.02
Speciality group (FGOS) 110000 - Электроника, радиотехника и системы связи
Links Отзыв руководителя ; Рецензия ; Отчет о проверке на объем и корректность внешних заимствований
DOI 10.18720/SPBPU/3/2019/vr/vr19-6154
Rights Доступ по паролю из сети Интернет (чтение, печать, копирование)
Record key ru\spstu\vkr\5283
Record create date 1/17/2020

Allowed Actions

Action 'Read' will be available if you login or access site from another network

Action 'Download' will be available if you login or access site from another network

Group Anonymous
Network Internet

Объектом исследования является генератор прямого цифрового синтеза. Цель работы – исследовать и реализовать генератор прямого цифрового синтеза на языке Verilog. В результате исследования был произведен обзор способов построения генераторов прямого цифрового синтеза, обзор методов повышения линейности генераторов прямого цифрового синтеза, построена математическая модель синтезатора в MATLAB. Далее были изучены методы автоматизированной разработки цифровых интегральных схем с использованием языка аппаратного описания, реализован генератор прямого цифрового синтеза с использованием языка описания аппаратуры Verilog HDL.

The object of study is a direct digital synthesis generator. The aim of the work is to research and implement a direct digital synthesis generator in Verilog. As a result of the study, a review was made of the methods for constructing direct digital synthesis generators, a survey of methods for increasing the linearity of direct digital synthesis generators, and a mathematical model of the synthesizer was constructed in MATLAB. Next, methods for the automated development of digital integrated circuits using the hardware description language were studied, a direct digital synthesis generator using the Verilog HDL hardware description language was implemented.

Network User group Action
ILC SPbPU Local Network All
Read Print Download
Internet Authorized users SPbPU
Read Print Download
Internet Anonymous

Access count: 40 
Last 30 days: 0

Detailed usage statistics