Details

Title: Исследование и реализация генератора прямого цифрового синтеза на языке Verilog: выпускная квалификационная работа магистра: направление 11.04.02 Инфокоммуникационные технологии и системы связи ; образовательная программа 11.04.02_05 Микроэлектроника инфокоммуникационных систем (международная образовательная программа)
Creators: Гурулев Владислав Владимирович
Scientific adviser: Пятак Иван Михайлович
Organization: Санкт-Петербургский политехнический университет Петра Великого. Институт физики, нанотехнологий и телекоммуникаций
Imprint: Санкт-Петербург, 2019
Collection: Выпускные квалификационные работы; Общая коллекция
Subjects: синтезатор частоты; прямой цифровой синтез; усечение фазы; дизеринг; ПЛИС; Verilog; Matlab; frequency synthesizer; direct digital synthesis; phase truncation; dithering; FPGA
Document type: Master graduation qualification work
File type: PDF
Language: Russian
Speciality code (FGOS): 11.04.02
Speciality group (FGOS): 110000 - Электроника, радиотехника и системы связи
Links: http://elib.spbstu.ru/dl/3/2019/vr/rev/vr19-6154-o.pdf; http://elib.spbstu.ru/dl/3/2019/vr/rev/vr19-6154-r.pdf; http://elib.spbstu.ru/dl/3/2019/vr/rev/vr19-6154-a.pdf
Rights: Свободный доступ из сети Интернет (чтение, печать, копирование)
Additionally: New arrival

Allowed Actions: Read Download (2.5 Mb) You need Flash Player to read document

Group: Anonymous

Network: Internet

Annotation

Объектом исследования является генератор прямого цифрового синтеза. Цель работы – исследовать и реализовать генератор прямого цифрового синтеза на языке Verilog. В результате исследования был произведен обзор способов построения генераторов прямого цифрового синтеза, обзор методов повышения линейности генераторов прямого цифрового синтеза, построена математическая модель синтезатора в MATLAB. Далее были изучены методы автоматизированной разработки цифровых интегральных схем с использованием языка аппаратного описания, реализован генератор прямого цифрового синтеза с использованием языка описания аппаратуры Verilog HDL.

The object of study is a direct digital synthesis generator. The aim of the work is to research and implement a direct digital synthesis generator in Verilog. As a result of the study, a review was made of the methods for constructing direct digital synthesis generators, a survey of methods for increasing the linearity of direct digital synthesis generators, and a mathematical model of the synthesizer was constructed in MATLAB. Next, methods for the automated development of digital integrated circuits using the hardware description language were studied, a direct digital synthesis generator using the Verilog HDL hardware description language was implemented.

Document access rights

Network User group Action
FL SPbPU Local Network All Read Print Download
-> Internet All Read Print Download

Document usage statistics

stat Document access count: 11
Last 30 days: 7
Detailed usage statistics