Тема выпускной квалификационной работы: «Разработка модуля пред-сказателя инструкций перехода для RISC-V процессора с множественной вы-боркой инструкций». Данная работа посвящена разработке улучшенного модуля предсказателя инструкций перехода с повышенной точностью предсказаний для увеличения производительности процессора. Задачи, которые решались в ходе исследова-ния: 1. Изучение алгоритмов предсказания ветвлений и конфликтов по управлению в RISC-V процессоре с конвейерной архитектурой. 2. Разработка и симуляция программных функциональных моделей ал-горитмов предсказания ветвлений. 3. Разработка микроархитектуры модуля предсказателя инструкций пе-рехода для RISC-V процессора. 4. Моделирование и характеризация разработанного модуля предсказате-ля ветвлений. Работа проведена на базе ООО «Синтакор», где собиралась значительная часть фактического материала: результаты синтетических тестов производи-тельности, моделирования программных функциональных моделей и микро-архитектурной реализации модуля предсказателя ветвлений. Было проведено снятие характеристик разработанного модуля предсказателя инструкций пере-ходов, показывающее увеличение производительности рассматриваемого ЦПУ. В результате были разработаны функциональные модели алгоритмов предсказания ветвлений, проведены их симуляция и анализ. На основании ре-зультатов функционального моделирования, для RISC-V процессора были разработаны микроархитектурные реализации двух алгоритмов предсказания инструкций переходов с наилучшими показателями точности. Как результат проведенных исследований в ООО «Синтакор», был разработан модуль пред-сказателя ветвлений с улучшенным показателем точности. Данный модуль улучшает быстродействие ЦПУ.

The subject of the graduate qualification work is “Branch predictor implemen-tation for the multiple-issue RISC-V CPU”. The given work is devoted to the implementation of the enhanced branch pre-diction unit to increase RISC-V CPU performance. The research set the following goals: 1. Studying branch prediction algorithms and control hazards in pipelined RISC-V processor; 2. Implementation and simulation of software functional models of branch prediction algorithms; 3. Microarchitecture design of branch predictor unit as a part of RISC-V CPU; 4. Simulation and performance analysis of implemented branch prediction unit. The work was fulfilled on the premises of Syntacore LLC, which included CPU benchmark testing, branch predictors software and hardware design and im-plementation as well as simulation and performance measurements. Branch predictor unit, implemented during the research, increases performance of the processor. The study resulted into simulation and analysis of branch prediction algo-rithms, with software and hardware implementations being made. There were devel-oped microarchitectures for two best-performing modern branch prediction algo-rithms as a part of RISC-V processor pipeline. The outcome of the research at Syn-tacore LLC was an enhanced branch prediction unit, which increases processor per-formance.

• List of abbreviations
• Introduction
• CHAPTER 1. Literature and topic review
  • 1.1 RISC-V instruction set architecture
  • 1.2 Pipeline architecture of a processor
    • 1.2.1 RISC pipeline
    • 1.2.2 Control hazards in pipeline
  • 1.3 Branch prediction
    • 1.3.1 Static prediction algorithms
    • 1.3.2 Dynamic prediction algorithms
      • Bimodal branch prediction
      • Adaptive branch prediction
      • Local and global predictors
      • Branch history table indexing
    • 1.3.3 Perceptron branch predictor algorithms
    • 1.3.4 Partial Pattern Matching prediction algorithms
  • 1.4 Aim and objectives
• CHAPTER 2. Functional modeling of branch prediction algorithms
  • 2.1 Modeling methods and analysis criteria
  • 2.2 Design of software algorithms models
  • 2.3 Algorithm modeling and performance measurement
  • 2.4 Modifications to the neural branch prediction algorithm
    • Path-based neural branch predictor
    • Multiple prediction or division by sets
    • Bias weight scale
    • Cold start problem
  • 2.5 Summary
• CHAPTER 3. Branch prediction unit implementation and modeling
  • 3.1 Microarchitecture implementation
    • 3.1.1 Branch target buffer
    • 3.1.2 Branch predictor
      • Perceptron branch predictor
      • BATAGE branch predictor
  • 3.2 Unit verification
  • 3.3 Unit simulation and performance measurement
  • 3.4 Summary
• Conclusion
• Bibliography