Details

Title: Реализация последовательного декодера полярного кода в FPGA: выпускная квалификационная работа бакалавра: направление 11.03.01 «Радиотехника» ; образовательная программа 11.03.01_01 «Радиотехнические средства передачи, приема и обработки сигналов»
Creators: Синютин Кирилл Александрович
Scientific adviser: Рашич Андрей Валерьевич
Other creators: Зудов Роман Игоревич
Organization: Санкт-Петербургский политехнический университет Петра Великого. Институт физики, нанотехнологий и телекоммуникаций
Imprint: Санкт-Петербург, 2020
Collection: Выпускные квалификационные работы; Общая коллекция
Subjects: плис; полярный код; поляризация канала; последовательный алгоритм декодирования; фаза; замороженные символы; метрика; путь; fpga; polar code; channel polarization; successive decoding algorithm; phase; frozen symbols; metric; way
Document type: Bachelor graduation qualification work
File type: PDF
Language: Russian
Speciality code (FGOS): 11.03.01
Speciality group (FGOS): 110000 - Электроника, радиотехника и системы связи
Links: Отзыв руководителя; Отчет о проверке на объем и корректность внешних заимствований
DOI: 10.18720/SPBPU/3/2020/vr/vr20-2967
Rights: Доступ по паролю из сети Интернет (чтение, печать, копирование)

Allowed Actions:

Action 'Read' will be available if you login or access site from another network Action 'Download' will be available if you login or access site from another network

Group: Anonymous

Network: Internet

Annotation

Тема выпускной квалификационной работы: “Реализация последовательного декодера полярного кода в FPGA”. Данная работа посвящена изучению алгоритмов декодирования полярных кодов, а также разработке и реализации архитектуры последовательного алгоритма декодирования полярных кодов в FPGA. Задачи, которые решались в процессе исследования: 1. Изучение различных алгоритмов декодирования полярных кодов. 2. Разработка архитектуры последовательного декодера. 3. Реализация последовательного декодера в ПЛИС. В ходе работы были изучены основные алгоритмы декодирования полярных кодов, а именно последовательного исключения, списочный и последовательный. А также разработана архитектура последовательного декодера полярного кода, средствами среды разработки проведено моделирование декодера с использованием косимуляции (cosimulation). После реализации декодера в ПЛИС Xilinx xcvu440-flga2892-3-e семейства Virtex UltraScale получен отчет о затраченных ресурсах.

The theme of the final qualification work: “Implementation of a successive decoder of the polar code in FPGA”. This work is devoted to the study of algorithms for decoding polar codes, as well as the development and implementation of the architecture of a successive algorithm for decoding polar codes in FPGA. Tasks that were solved in the research process: 1. The study of various algorithms for decoding polar codes. 2. Development of a successive decoder architecture. 3. Implementation of a successive decoder in the FPGA. In work, the basic algorithms for decoding polar codes were studied, successive- cancellation, list and successive. The architecture of a serial polar code decoder was developed, and the decoder using FPGA сosimulation was modeled using the development environment. After implementing the decoder in the FPGA Xilinx xcvu440-flga2892-3-e family Virtex UltraScale Received report on required resources.

Document access rights

Network User group Action
ILC SPbPU Local Network All Read Print Download
Internet Authorized users Read Print Download
-> Internet Anonymous

Table of Contents

  • 1. Алгоритмы декодирования полярных кодов
    • 1.1. Описание полярных кодов
    • 1.2. Декодирование методом последовательного исключения
    • 1.3. Списочное декодирование
    • 1.4. Последовательное декодирование
    • 1.5. Цель и задачи работы
  • 2. Архитектура последовательного декодера полярных кодов
    • 2.1. Основные особенности разработанной архитектуры последовательного декодера полярных кодов
    • 2.2. Архитектура вычислителя метрик
      • 2.2.1. Архитектура формирователя кодовых слов
      • 2.2.2. Блок умножения на матрицу Арикана
      • 2.2.3. Дерево обработки ЛОПП
      • 3.2.3. Архитектура модуля обработки ЛОПП
      • 2.2.5. Блок расчета и обновления метрики
    • 2.3. Архитектура приоритетной очереди
    • 2.4. Реализация последовательного декодера в FPGA
    • 2.5. Выводы по разделу 2

Usage statistics

stat Access count: 2
Last 30 days: 0
Detailed usage statistics