Данная работа посвящена обзору архитектуры и обобщенной реализации микроархитектуры RISC-V, а также внедрению инструкций умножения с накоплением в микроконтроллерное ядро SCR1 компании Syntacore. В ходе работы были рассмотрены набор инструкций архитектуры и принципы построения микроархитектуры RISC-V. Было произведено изменение исходного кода ядра SCR1, реализованного на языке SystemVerilog, с целью внедрения дополнительных инструкций, которые предназначены для выполнения знаковых и беззнаковых операций умножения с накоплением. Результаты моделирования ядра SCR1 с помощью симулятора Verilator, представленные в работе, подтверждают корректность внедрения инструкций умножения с накоплением, а результаты логического синтеза измененного ядра SCR1 для платы Arty A7-35 с программируемой логической интегральной схемой компании Xilinx семейства Artix демонстрируют эффективность внедрения инструкций умножения с накоплением. Микроархитектурная реализации операции умножения с накоплением в микроконтроллерном ядре, реализованным в соответствии с архитектурой RISC-V, позволяет использовать данные инструкции бесплатно для решения задач из таких сфер, как цифровая обработка сигналов, нейронные сети и криптография.

The given work is devoted to providing an overview of the architecture and the generalized implementation of the RISC-V microarchitecture, in addition to introducing the multiply-accumulate operations in the microcontroller core SCR1 from the manufacturer Syntacore. In this thesis, a set of architecture instructions and the fundamentals of building the RISC-V microarchitecture were taken into consideration. The source code of the SCR1 microcontroller core, that was realized in SystemVerilog language has been changed for the purpose of introducing additional instructions that are especially designed to perform signed and unsigned multiply-accumulate operations. Simulation results of the SCR1 microcontroller core that were obtained using Verilator software, are provided in this work, they confirm the correct implementation of multiply-accumulate operations. While the logical synthesis results of the modified microcontroller core SCR1 for the Arty A7-35 board with programmable logic devices (PLDs) from Xilinx’s Artix family show the efficiency of implementing multiply-accumulate operations. The microarchitecture implementation of the multiply-accumulate operations in the microcontroller core, that is carried out in accordance with the RISC-V architecture, allows these operations to be used free of charge for solving different tasks in different fields such as: digital signal processing, neural networks and cryptography.