Details

Title: Разработка архитектуры блока сложения-и-выбора списочного рекурсивного декодера по максимуму правдоподобия для реализации в ПЛИС: выпускная квалификационная работа бакалавра: направление 11.03.02 «Инфокоммуникационные технологии и системы связи» ; образовательная программа 11.03.02_01 «Системы мобильной связи»
Creators: Тимчишин Евгений Евгеньевич
Scientific adviser: Крылов Алексей Евгеньевич; Рашич Андрей Валерьевич
Other creators: Забалуева Зоя Андреевна
Organization: Санкт-Петербургский политехнический университет Петра Великого. Институт физики, нанотехнологий и телекоммуникаций
Imprint: Санкт-Петербург, 2021
Collection: Выпускные квалификационные работы; Общая коллекция
Subjects: ПЛИС; RMLD; CBT; vivado; списочное декодирование; FPGA; decoding list
Document type: Bachelor graduation qualification work
File type: PDF
Language: Russian
Level of education: Bachelor
Speciality code (FGOS): 11.03.02
Speciality group (FGOS): 110000 - Электроника, радиотехника и системы связи
Links: Приложение; Отзыв руководителя; Отчет о проверке на объем и корректность внешних заимствований
DOI: 10.18720/SPBPU/3/2021/vr/vr21-4766
Rights: Доступ по паролю из сети Интернет (чтение, печать)
Record key: ru\spstu\vkr\15062

Allowed Actions:

Action 'Read' will be available if you login or access site from another network

Group: Anonymous

Network: Internet

Annotation

Тема выпускной квалификационной работы: «Разработка архитектуры блока сложения-и-выбора списочного рекурсивного декодера по максимуму правдоподобия для реализации в ПЛИС». Цель работы – разработка универсального высокоскоростного блока сложения и выбора, который является частью декодера RMLD. Предметом исследования стали существующие варианты архитектур RMLD декодеров, а также теоретическая база алгоритма RMLD. Данная работа посвящена изучению алгоритма RMLD и разработке блока сложения и выбора списочного RMLD декодера. В ходе работы были изучены материалы по теории декодирования RMLD. Разобраны варианты реализаций блока сложения и выбора, созданы их модели в среде Matlab и протестированы. Из них были отобраны наилучшие, которые были реализованы в ПЛИС с помощью Vivado Design Suit. Было проведено сравнение полученных реализаций по задержкам и используемым ресурсам и даны оценки каждой из них. На основе проведенных исследований возможно использование реализованного блока сложения и выбора в реальных RMLD декодерах в современных системах связи.

The subject of the graduate qualification work is: "Development of the architecture of the block of addition-and-selection of the list recursive decoder for the maximum likelihood for implementation in FPGA ". The purpose of the work is to develop a universal high-speed LCB block for listed RMLD decoder. The subject of the research is the existing architecture options of RMLD decoder, and a theory of RMLD decoding. The work is devoted to the study of RMLD algorithm and to the development of LCB block of listed RMLD decoder. In the course of the work, materials on the theory of RMLD decoding from the creators of this algorithm were studied. The variants of the addition and selection block implementations have been analyzed, their models have been created in the Matlab environment and tested. Of these, the best ones were selected, which were implemented in FPGAs using the Vivado Design Suit. Comparison of the obtained implementations by latencies and used resources was carried out, and estimates of each of them were given. Based on the research carried out, it is possible to use the implemented addition and selection unit in real RMLD decoders in modern communication systems.

Document access rights

Network User group Action
ILC SPbPU Local Network All Read Print
Internet Authorized users SPbPU Read Print
-> Internet Anonymous

Usage statistics

stat Access count: 1
Last 30 days: 0
Detailed usage statistics