Цель работы – анализ сложности алгоритма декодирования методом порядковых статистик при его реализации на FPGA. В результате анализа аппаратной сложности алгоритма декодирования блочных кодов методом порядковых статистик было определено, что основную сложность составляют систематизация матрицы и множественное перекодирование. Получен сравнительный анализ предложенных в литературе методов по уменьшению сложности архитектуры декодера порядковых статистик при реализации в FPGA, была оценена вычислительная сложность декодера порядковых статистик, была проведена оценка аппаратных ресурсов, необходимых для реализации декодера порядковых статистик в FPGA. Данная работа может быть использована для последующего усовершенствования и для реализации архитектуры декодера порядковых статистик на FPGA. Использовались открытые образовательные ресурсы и программы поиска и анализа информации.

The given work is devoted to analysis of decoding algorithm complexity by method of ordered statistics at its realization on FPGA. As a result of analysis of hardware complexity of decoding algorithm of block codes by method of ordered statistics it was defined, that the main complexity consists of matrix systematization and multiple reencoding. The comparative analysis of the methods proposed in the literature on decrease of complexity of the decoder architecture of ordered statistics at realization in FPGA is received, the computational complexity of the decoder of ordinal statistics was estimated, the hardware resources required to implement the decoder of ordered statistics in FPGA were estimated. This work can be used for further improvement and for realization of decoder architecture of ordered statistics on FPGA. Open educational resources and programs of information search and analysis were used.