Table | Card | RUSMARC | |
Allowed Actions: –
Action 'Read' will be available if you login or access site from another network
Group: Anonymous Network: Internet |
Annotation
В результате исследования была разработана архитектура цифровой части анализатора спектра на основе полифазного банка фильтров с понижающим преобразованием. Имитационная модель, реализованная в процессе достижения цели работы, позволила произвести предварительную верификацию, используемых алгоритмов, и позволила получить параметры функциональных модулей, реализуемого устройства. Была разработана архитектура цифровой части анализатора спектра в ПЛИС семейства Kintex UltraScale и на основе разработанной архитектуры, была осуществлена аппаратная реализация цифровой части анализатора спектра с учетом доступных ресурсов в ПЛИС для полосы частот 0.09 – 1000 МГц. Получены отчеты о количестве использованных ресурсов в ПЛИС и о максимальном времени обработки, в зависимости от полосы частот. Представленная разработка, в силу своей универсальности, может найти применение в разнообразных устройствах приема и обработки сигналов. Также разработаны и реализованы цифровые взвешивающие детекторы. Отклики детекторов верифицированы согласно ГОСТ 30805.16.1.1 – 2013. Учтены терминологические особенности предметно области и применены программные средства для решения задач, такие как MATLAB и Vivado.
As a result of the research, the architecture of the digital part of spectrum analyzer based on polyphaser filter bank was considered. The simulation model was developed. The simulation model allows you to do a preliminary check and get the parameters of the functional modules of the device. The considered architecture was implemented in FPGA of the Kintex UltraScale family into account the available resources for the wideband input signal with bandwidth 0.09 – 1000 MHz. A report was received on the number of resources used and the time of processing in FPGA for the different frequency bands. The presented development can be used in other various devices for receiving and processing signals. The hardware architecture of digital weighting detectors are designed and implemented. The verification of the detector response is done according to CISPR 16.1.1 – 2013.
Document access rights
Network | User group | Action | ||||
---|---|---|---|---|---|---|
ILC SPbPU Local Network | All | |||||
Internet | Authorized users SPbPU | |||||
Internet | Anonymous |
Usage statistics
Access count: 1
Last 30 days: 1 Detailed usage statistics |