Целью работы является разработка блоков на языке SystemVerilog, реализующих механизмы контроля целостности и управления энергопотреблением в арбитре тесно связанной памяти процессорного комплекса. В рамках работы над внедрением механизма контроля целостности был разработан контроллер ECС. Разработка данного блока была осложнена характером изменений, вносимых в интерфейс блоков тесно связанной памяти. Также были разработаны блоки, позволяющие со стороны программного обеспечения путем обращения к регистрам, отображенным в память, вносить отладочные ECC ошибки и отслеживать общее количество исправленных одиночных ECC ошибок. Для поддержки управления доменами питания был разработан блок, согласующий состояние домена питания с блоком управления энергопотребления по соответствующему интерфейсу. Также была проработана схема тактирования доменов питания. Для функциональной верификации внедренных механизмов были разработаны тесты на языке SystemVerilog, в которых была реализована проверка типовых и крайних случаев, возникающих при функционировании разработанного набора блоков. В конце работы был произведен анализ влияния внедрённых механизмов на результаты синтеза арбитра и на производительность процессорного комплекса.

The aim of the work is to develop blocks in the SystemVerilog language that implement error detection and correction and power management mechanisms in the arbiter of the tightly coupled memory (TCM) of the processor complex. As part of the work on implementing the error detection and correction mechanism, an ECC controller was developed. The development of this block was complicated by the nature of the changes made to the TCM interface. Additional blocks were also developed to allow software, through access to memory-mapped registers, to inject debug ECC errors and monitor the total number of corrected single ECC errors. To support power domain management, a block was developed to coordinate the power domain state with the power management block through the appropriate interface. A power domain clocking scheme was also developed. For the functional verification of the implemented mechanisms, tests were developed in SystemVerilog, which included checking typical and corner cases arising from the functioning of the developed set of blocks. At the end of the work, the impact of the implemented mechanisms on synthesis results and the performance of the processor complex was analyzed.