В результате работы рассмотрены основные особенности и спецификации архитектуры RISC-V, разработана структура и программа загрузчика процессорных ядер Bm610 и SCR1 на основе RISC-V, проведено тестирование в симуляторе и на отладочной плате Arty A7, проведён логический синтез и имплементация ядра SCR1, содержащего в памяти программу загрузчика. Разработанная программа загрузчика может быть применена для обеспечения быстрой замены или модификации кода микроконтроллера, использующего процессорное ядро RISC-V, а также обеспечивает взаимодействие с процессорным ядром в отсутствии внешнего модуля отладчика путём вывода отладочных сообщений через последовательный порт.

As a result of the work the main features and specifications of RISC-V architecture are considered, the structure and program of the bootloader of Bm610 and SCR1 processor cores based on RISC-V are developed, testing in simulator and on Arty A7 debug board is carried out, performed logical synthesis and implementation of SCR1 core containing the bootloader program in memory. The developed bootloader program can be used to provide quick replacement or modification of the microcontroller code using RISC-V processor core, and provides interaction with the processor core in the absence of an external debugger module by outputting debugging messages through the serial port.