Details

Title Загрузчик для микропроцессоров с RISC-V архитектурой: выпускная квалификационная работа бакалавра: направление 11.03.04 «Электроника и наноэлектроника» ; образовательная программа 11.03.04_03 «Интегральная электроника и наноэлектроника»
Creators Жернов Кирилл Романович
Scientific adviser Буданов Дмитрий Олегович
Organization Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций
Imprint Санкт-Петербург, 2024
Collection Выпускные квалификационные работы; Общая коллекция
Subjects RISC-V; микроархитектура; микропроцессор; программное обеспечение; загрузчик; RTL; симулятор; Spike; язык ассемблера RISC-V; ПЛИС; microarchitecture; microprocessor; software; bootloader; simulator; RISC-V assembly language; FPGA
Document type Bachelor graduation qualification work
File type PDF
Language Russian
Level of education Bachelor
Speciality code (FGOS) 11.03.04
Speciality group (FGOS) 110000 - Электроника, радиотехника и системы связи
DOI 10.18720/SPBPU/3/2024/vr/vr24-2501
Rights Доступ по паролю из сети Интернет (чтение)
Additionally New arrival
Record key ru\spstu\vkr\29117
Record create date 7/3/2024

Allowed Actions

Action 'Read' will be available if you login or access site from another network

Group Anonymous
Network Internet

В результате работы рассмотрены основные особенности и спецификации архитектуры RISC-V, разработана структура и программа загрузчика процессорных ядер Bm610 и SCR1 на основе RISC-V, проведено тестирование в симуляторе и на отладочной плате Arty A7, проведён логический синтез и имплементация ядра SCR1, содержащего в памяти программу загрузчика. Разработанная программа загрузчика может быть применена для обеспечения быстрой замены или модификации кода микроконтроллера, использующего процессорное ядро RISC-V, а также обеспечивает взаимодействие с процессорным ядром в отсутствии внешнего модуля отладчика путём вывода отладочных сообщений через последовательный порт.

As a result of the work the main features and specifications of RISC-V architecture are considered, the structure and program of the bootloader of Bm610 and SCR1 processor cores based on RISC-V are developed, testing in simulator and on Arty A7 debug board is carried out, performed logical synthesis and implementation of SCR1 core containing the bootloader program in memory. The developed bootloader program can be used to provide quick replacement or modification of the microcontroller code using RISC-V processor core, and provides interaction with the processor core in the absence of an external debugger module by outputting debugging messages through the serial port.

Network User group Action
ILC SPbPU Local Network All
Read
Internet Authorized users SPbPU
Read
Internet Anonymous

Access count: 6 
Last 30 days: 0

Detailed usage statistics