Details

Title Разработка прототипов программируемого процессора обработки сигналов на ПЛИС: выпускная квалификационная работа бакалавра: направление 09.03.01 «Информатика и вычислительная техника» ; образовательная программа 09.03.01_02 «Технологии разработки программного обеспечения»
Creators Магомедов Тимур Загидович
Scientific adviser Лупин Анатолий Викторович
Organization Санкт-Петербургский политехнический университет Петра Великого. Институт компьютерных наук и кибербезопасности
Imprint Санкт-Петербург, 2024
Collection Выпускные квалификационные работы; Общая коллекция
Subjects DSP; процессор цифровой обработки сигналов; PSP; программируемый процессор сигналов; ПЛИС; soft-процессор; конвейер; Quartus; ModelSim; SystemVerilog; Java; digital signal processor; programmable signal processor; FPGA; soft-processor; pipeline
Document type Bachelor graduation qualification work
File type PDF
Language Russian
Level of education Bachelor
Speciality code (FGOS) 09.03.01
Speciality group (FGOS) 090000 - Информатика и вычислительная техника
DOI 10.18720/SPBPU/3/2024/vr/vr24-3398
Rights Доступ по паролю из сети Интернет (чтение, печать, копирование)
Additionally New arrival
Record key ru\spstu\vkr\30472
Record create date 7/11/2024

Allowed Actions

Action 'Read' will be available if you login or access site from another network

Action 'Download' will be available if you login or access site from another network

Group Anonymous
Network Internet

Данная работа посвящена проектированию прототипов процессора цифровой обработки сигналов на ПЛИС с использованием языка описания SystemVerilog. Задачи, которые решались в ходе работы: 1. Исследование существующих алгоритмов и методов обработки сигналов. 2. Разработка и реализация структуры конвейера процессора. 3. Проектирование основных блоков процессора: конвейер, память данных, регистровая память, управляющее устройство. 4. Тестирование и отладка реализованных алгоритмов. 5. Разработка автоматизации программирования процессора. 6. Оценка ресурсов и быстродействия процессора. В процессе проектирования определены: требования к каждой фазе конвейера, работа регистров адресации, форматы команд. Сбалансированы по времени выполнения фазы конвейера. В работе представлены описания прототипов процессора по параметрам, которые включают в себя разрядность и объем памяти, показывающие, что их характеристики сопоставимы с существующими решениями. Предложенный вариант автоматизации программирования реализован в виде версии, включающий интерфейс пользователя, задание параметров алгоритмов и алгоритмы генерации программного кода.

This work is devoted to the design of prototypes of a digital signal processor on an FPGA using the SystemVerilog description language. Problems that were solved during the work: 1. Research of existing algorithms and methods of signal processing. 2. Design and implementation of the processor pipeline structure. 3. Design of processor blocks. 4. Testing and debugging of implemented algorithms. 5. Development of automation of processor programming. 6. Evaluation of processor resources and speed. During the design process, the requirements for each phase of the pipeline, the operation of addressing registers, and command formats were determined. The pipeline phases are balanced in terms of execution time. The paper presents descriptions of processor prototypes based on parameters that include the bit depth and memory size of data and programs, which show that their characteristics are comparable to existing solutions. The proposed option for programming automation is implemented in the form of a version that includes a user interface and setting algorithm parameters and program code generation algorithms.

Network User group Action
ILC SPbPU Local Network All
Read Print Download
Internet Authorized users SPbPU
Read Print Download
Internet Anonymous

Access count: 1 
Last 30 days: 1

Detailed usage statistics