Details

Объект исследования – методы декодирования полярных кодов и их вычислительная сложность. Цель работы – разработка высокопроизводительного аппаратного ядра декодера полярных кодов для базовых станций 5G. Была разработана аппаратная архитектура высокопроизводительного блочного списочного декодера полярных кодов, поддерживающего спецификации кодов, применяющихся в стандарте 5G NR для восходящего канала. Разработанный декодер состоит из шести основных блоков, имеет конвейерную архитектуру и обрабатывает каждый из L путей-кандидатов последовательно. Актуальность работы обусловлена тем, что в литературе не было найдено аппаратных архитектур блочных декодеров с применением конвейерного подхода. Декодер предназначен для использования на базовой станции в мобильных сетях 5G. Базовая станция требует высокой производительности и фиксированной задержки декодирования. Декодер был реализован на языке SystemVerilog, после чего были произведены синтез и разводка проекта для ПЛИС и получены значения задействованных ресурсов: для L = 8 – 57000 LUT, 46000 FF, 50 BRAM, для L = 32 – 75000 LUT, 105000 FF, 50 BRAM, при этом максимальная частота тактирования для L = 8, 32 – 230 МГц. Учтены терминологические особенности предметной области и применены программные средства для решения задач. Применено специализированное программно-математическое обеспечение Xilinx Vivado.

The object of given research is polar codes decoding methods and their computational complexity. The given work is devoted to the development of a high-throughput polar codes decoding core for 5G base station. The hardware architecture of the high-throughput polar codes decoder, that supports all the polar code specifications used in 5G’s uplink channel, was developed. The developed decoder consists of six main blocks, has a pipeline architecture and processes each of L candidate paths sequentially. The motivation behind the current work is based on the absence of such polar codes decoder hardware architectures in the literature. The decoder is designed for the usage on the 5G mobile networks base stations which requires high throughput and known decoding latency. The decoder was implemented on SystemVerilog programming language, then the synthesis and implementation for FPGA were performed. The implementation results: for L = 8 – 57000 LUT, 46000 FF, 50 BRAM, for L = 32 – 75000 LUT, 105000 FF, 50 BRAM, while the clock frequency is 230 MHz for both cases. Terminological features of the subject area are taken into account and software tools are used to solve problems. Specialized software Xilinx Vivado and mathematics were used.