Details

Title Аппаратные ядра декодеров кодов Рида-Маллера первого порядка: выпускная квалификационная работа магистра: направление 11.04.02 «Инфокоммуникационные технологии и системы связи» ; образовательная программа 11.04.02_01 «Защищенные телекоммуникационные системы»
Creators Козорез Кирилл Сергеевич
Scientific adviser Рашич Андрей Валерьевич
Organization Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций
Imprint Санкт-Петербург, 2024
Collection Выпускные квалификационные работы; Общая коллекция
Subjects коды Рида-Маллера; мягкий выход; списочный выход; обобщенные LDPC коды; полярные коды; FPGA; ПЛИС; реализация; Reed-Muller codes; soft output; list output; generalized LDPC codes; polar codes; implementation
Document type Master graduation qualification work
File type PDF
Language Russian
Level of education Master
Speciality code (FGOS) 11.04.02
Speciality group (FGOS) 110000 - Электроника, радиотехника и системы связи
DOI 10.18720/SPBPU/3/2024/vr/vr24-4205
Rights Доступ по паролю из сети Интернет (чтение)
Additionally New arrival
Record key ru\spstu\vkr\31197
Record create date 8/6/2024

Allowed Actions

Action 'Read' will be available if you login or access site from another network

Group Anonymous
Network Internet

Объект исследования – коды Рида-Маллера первого порядка. Цель работы – реализация в FPGA конвейерного декодера кодов Рида-Маллера первого порядка с мягким входом и мягким или списочным выходом для повышения производительности декодеров (D)GLDPC и полярных кодов. В ходе выполнения выпускной квалификационной работы была разработана архитектура декодера кодов Рида-Маллера первого порядка с мягким входом и мягким или списочным выходом. После чего она была реализована в ПЛИС семейства Xilinx Artix-7. Для каждого варианта произведен анализ различных архитектур декодера и проведено их сравнение. Проведена разводка проекта в ПЛИС. Для выполнения данной задачи была использована среда Vivado. В результате проведенной работы были получены данные о количестве задействованных ресурсов. Учтены терминологические особенности предметной области и применены программные средства для решения задач. Применено специализированное программно-математическое обеспечение САПР Xilinx Vivado, предназначенная для создания цифровых устройств с применением языков высокого уровня.

The object of study are first-order Reed-Muller codes. The goal of the work is to implement a pipeline decoder of first-order Reed-Muller codes with soft input and soft or list output in FPGA to improve the performance of (D)GLDPC and polar codes decoders. During the final qualification work, the architecture of decoder of first-order Reed-Muller codes with soft input and soft or list output was developed. After which it was implemented in FPGA of the Xilinx Artix-7 family. For each version, various decoder architectures were analyzed and compared. The project was routed to the FPGA. To perform this task, the Vivado environment was used. As a result of the work carried out, data was obtained on the amount of resources involved. Terminological features of the subject area are taken into account and software tools are used to solve problems. Specialized software and mathematics were used Xilinx Vivado CAD designed for creating digital devices using high-level languages.

Network User group Action
ILC SPbPU Local Network All
Read
Internet Authorized users SPbPU
Read
Internet Anonymous

Access count: 2 
Last 30 days: 2

Detailed usage statistics