Детальная информация

Данная работа посвящена разработке планировщика инструкций для исполнительного блока с плавающей точкой. В результате исследования был разработан планировщик исполнения инструкций для исполнительного блока с плавающей точкой с разными длинами инструкций, в котором было имплементирована система предотвращения структурных конфликтов инструкций на основе учёта длительности исполнения инструкции при выборе готовой. Предложенная система позволила повысить производительность процессора, что было подтверждено результатами синтетических тестов SPEC 2017 FP, запущенными на исследуемом процессоре на ПЛИС.

The given work is devoted to development of the floating point execution unit instruction scheduler for RISC-V ISA based CPU core. As a result of the study was developed CAM-based reservation station pool (RSP) for a floating-point execution unit without latency padding, in which was implemented a system to prevent instruction’s structural conflicts, based on taking into account instruction latency on wakeup section of RSP. Proposed system increased floating-point performance in SPEC 2017 tests run on the processor synthesized in FPGA.