Details
| Title | Разработка планировщика выполнения инструкций для математического сопроцессора процессора с RISC-V архитектурой: выпускная квалификационная работа магистра: направление 11.04.04 «Электроника и наноэлектроника» ; образовательная программа 11.04.04_07 «Инжиниринг в микро- и наноэлектронике» = Design of a latency-aware instruction scheduler for a floating point unit in of RISC-V based processor |
|---|---|
| Creators | Колбенков Павел Петрович |
| Scientific adviser | Буданов Дмитрий Олегович |
| Organization | Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций |
| Imprint | Санкт-Петербург, 2024 |
| Collection | Выпускные квалификационные работы ; Общая коллекция |
| Subjects | Вычислительные машины электронные персональные — Процессоры ; числа с плавающей точкой ; планировщик исполнения инструкций ; планирование инструкций разной длительности ; florating point numbers ; instruction scheduler ; variable latency instruction scheduling |
| UDC | 004.31 |
| Document type | Master graduation qualification work |
| Language | Russian |
| Level of education | Master |
| Speciality code (FGOS) | 11.04.04 |
| Speciality group (FGOS) | 110000 - Электроника, радиотехника и системы связи |
| DOI | 10.18720/SPBPU/3/2024/vr/vr24-4220 |
| Rights | Доступ по паролю из сети Интернет (чтение, печать, копирование) |
| Record key | ru\spstu\vkr\31212 |
| Record create date | 8/6/2024 |
Allowed Actions
–
Action 'Read' will be available if you login or access site from another network
Action 'Download' will be available if you login or access site from another network
| Group | Anonymous |
|---|---|
| Network | Internet |
Данная работа посвящена разработке планировщика инструкций для исполнительного блока с плавающей точкой. В результате исследования был разработан планировщик исполнения инструкций для исполнительного блока с плавающей точкой с разными длинами инструкций, в котором было имплементирована система предотвращения структурных конфликтов инструкций на основе учёта длительности исполнения инструкции при выборе готовой. Предложенная система позволила повысить производительность процессора, что было подтверждено результатами синтетических тестов SPEC 2017 FP, запущенными на исследуемом процессоре на ПЛИС.
The given work is devoted to development of the floating point execution unit instruction scheduler for RISC-V ISA based CPU core. As a result of the study was developed CAM-based reservation station pool (RSP) for a floating-point execution unit without latency padding, in which was implemented a system to prevent instruction’s structural conflicts, based on taking into account instruction latency on wakeup section of RSP. Proposed system increased floating-point performance in SPEC 2017 tests run on the processor synthesized in FPGA.
| Network | User group | Action |
|---|---|---|
| ILC SPbPU Local Network | All |
|
| Internet | Authorized users SPbPU |
|
| Internet | Anonymous |
|
