Детальная информация

Цель работы – снижение количества ресурсов при реализации в FPGA блочного списочного декодера полярных кодов. В данной работе была разработана архитектура универсального декодера внешних кодов Rate-1. Декодер был реализован на языке SystemVerilog, после чего были произведены синтез и разводка проекта для ПЛИС и получены значения задействованных ресурсов: Учтены терминологические особенности предметной области и применены программные средства для задач. Применено специализированное программно-математическое обеспечение Xilinx Vivado.

The purpose of the work is to reduce the number of resources when implementing a block–based polar code decoder in an FPGA. In this work, the architecture of the universal external code decoder Rate-1 was developed. The decoder was implemented in the SystemVerilog language, after which the synthesis and wiring of the FPGA project were performed and the values of the resources involved were obtained: the terminological features of the subject area were taken into account and software tools for the tasks were applied. Specialized Xilinx Vivado mathematical software has been applied.