Details

Цель работы – снижение аппаратной сложности блочного последовательного декодера при реализации в FPGA. В ходе работы были разработаны и реализованы архитектуры универсальных декодеров внешних кодов с повторениями (N, 0), (N, 1) и (N, 2) для блочного списочного декодера последовательного исключения. Для реализованных архитектур был получен отчет о количестве затраченных ресурсов. Было проведено сравнение количества затрачиваемых ресурсов при существующем подходе и, разработанным в данной работе, универсальном подходе. Использовались открытые образовательные ресурсы и программы поиска и анализа информации. Учтены терминологические особенности предметной области и применены средства для решения задач. Применено специализированное программно-математическое обеспечение Xilinx Vivado.

The aim of the work is to reduce the hardware complexity of a block serial decoder when implemented on FPGA. In the course of the work, architectures of universal decoders of outer codes with repetitions (N, 0), (N, 1) and (N, 2) for a block list decoder of sequential elimination were developed and implemented. A report on the amount of resources spent was obtained for the implemented architectures. A comparison of the amount of resources spent with the existing approach and the universal approach developed in this work was carried out. Open educational resources and programs for searching and analyzing information were used. Terminological features of the subject area were taken into account and tools for solving problems were applied. Specialized software and mathematical support Xilinx Vivado was used.