Details

Title Аппаратная реализация и сравнительный анализ Verilog и System Verilog алгоритмов сортировки при проектировании цифровых модулей на ПЛИС: выпускная квалификационная работа бакалавра: направление 09.03.04 «Программная инженерия» ; образовательная программа 09.03.04_03 «Разработка программного обеспечения» = Hardware implementation and comparative analysis of Verilog and SystemVerilog sorting algorithms in the design of digital modules on FPGAs
Creators Кулик Дмитрий Евгеньевич
Scientific adviser Амосов Владимир Владимирович
Organization Санкт-Петербургский политехнический университет Петра Великого. Институт компьютерных наук и кибербезопасности
Imprint Санкт-Петербург, 2026
Collection Выпускные квалификационные работы ; Общая коллекция
Subjects ПЛИС ; verilog ; systemverilog ; алгоритмы сортировки ; пузырьковая сортировка ; шейкерная сортировка ; сортировка вставками ; аппаратные затраты ; максимальная частота ; fpga ; sorting algorithms ; bubble sort ; cocktail sort ; insertion sort ; hardware resources ; maximum frequency
Document type Bachelor graduation qualification work
Language Russian
Level of education Bachelor
Speciality code (FGOS) 09.03.04
Speciality group (FGOS) 090000 - Информатика и вычислительная техника
DOI 10.18720/SPBPU/3/2026/vr/vr26-1577
Rights Доступ по паролю из сети Интернет (чтение, печать, копирование)
Additionally New arrival
Record key ru\spstu\vkr\41128
Record create date 7/14/2026

Allowed Actions

Action 'Read' will be available if you login or access site from another network

Action 'Download' will be available if you login or access site from another network

Group Anonymous
Network Internet

Данная работа посвящена количественному и качественному сравнению трёх алгоритмов сортировки (пузырьковой, шейкерной и вставками) при аппаратной реализации на программируемой логиче-ской интегральной схеме (ПЛИС), а также демонстрации преиму-ществ языка SystemVerilog по сравнению с классическим Verilog. В ходе исследования был проведен анализ существующих под-ходов к аппаратной реализации алгоритмов сортировки. Разработа-ны RTL-описания трёх алгоритмов на языках Verilog и SystemVerilog. Создано само-проверяющееся тестовое окружение для функциональной верификации всех модулей. Выполнен синтез всех реализаций для целевой ПЛИС семейства Cyclone V в среде Quartus Prime Pro. Проведено сравнение аппаратных затрат (ALM/FF), мак-симальной тактовой частоты (Fmax) и объёма кода. В результате исследования выявлено, что SystemVerilog-реализации при идентичных настройках компиляции не демонстри-руют систематического превосходства над Verilog-версиями по пло-щади и быстродействию, однако обеспечивают более высокую без-опасность кода и скорость разработки. Сортировка вставками пока-зала наилучшие результаты по площади и частоте по сравнению с пузырьковой и шейкерной сортировками.

This work is devoted to the quantitative and qualitative compari-son of three sorting algorithms (bubble sort, cocktail sort, and insertion sort) in hardware implementation on FPGA, as well as demonstrating the advantages of SystemVerilog over Verilog. The study analyzes existing approaches to hardware implementa-tion of sorting algorithms. RTL descriptions of the three algorithms in Verilog and SystemVerilog were developed. A self-checking testbench was created for functional verification of all modules. Synthesis of all implementations was performed for the Cyclone V FPGA family in the Quartus Prime Pro environment. Hardware costs (ALM/FF), maximum clock frequency (Fmax), and code size were compared. The results show that SystemVerilog implementations, under iden-tical compilation settings, do not demonstrate a systematic advantage over Verilog versions in area and speed, but provide higher code safety and development speed. Insertion sorting showed the best results in area and frequency compared to bubble and cocktail sort.

Network User group Action
ILC SPbPU Local Network All
Read Print Download
Internet Authorized users SPbPU
Read Print Download
Internet Anonymous
...