Детальная информация
| Название | Архитектура списочного RMLD декодера произвольного линейного блочного кода и её реализация в FPGA: выпускная квалификационная работа бакалавра: направление 11.03.01 «Радиотехника» ; образовательная программа 11.03.01_01 «Космические и наземные радиотехнические системы» = Architecture of a list RMLD decoder for an arbitrary linear block code and its FPGA implementation |
|---|---|
| Авторы | Назариков Вячеслав Валерьевич |
| Научный руководитель | Рашич Андрей Валерьевич |
| Организация | Санкт-Петербургский политехнический университет Петра Великого. Институт электроники и телекоммуникаций |
| Выходные сведения | Санкт-Петербург, 2026 |
| Коллекция | Выпускные квалификационные работы ; Общая коллекция |
| Тематика | FPGA ; ЛБК ; RMLD ; CBT ; списочное декодирование ; LBC ; list decoding |
| Тип документа | Выпускная квалификационная работа бакалавра |
| Язык | Русский |
| Уровень высшего образования | Бакалавриат |
| Код специальности ФГОС | 11.03.01 |
| Группа специальностей ФГОС | 110000 - Электроника, радиотехника и системы связи |
| DOI | 10.18720/SPBPU/3/2026/vr/vr26-1618 |
| Права доступа | Доступ по паролю из сети Интернет (чтение, печать, копирование) |
| Дополнительно | Новинка |
| Ключ записи | ru\spstu\vkr\41167 |
| Дата создания записи | 16.07.2026 |
Разрешенные действия
–
Действие 'Прочитать' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети
Действие 'Загрузить' будет доступно, если вы выполните вход в систему или будете работать с сайтом на компьютере в другой сети
| Группа | Анонимные пользователи |
|---|---|
| Сеть | Интернет |
В ходе работы была изучена теоретическая основа RMLD декодирования. Разработаны архитектуры списочного RMLD декодера, его составных блоков и реализованы в ПЛИС. Написан скрипт автоматической конфигурации составных блоков списочного RMLD декодера. Проведена оценка аппаратной сложности и производительности для трех декодеров кодов длины 16, 32 и 64. Высокая производительность разработанных рекурсивных списочных декодеров делает возможным их применение при декодировании компонентов составных кодовых конструкций.
During the work, the theoretical foundations of RMLD decoding were studied. Architecture of the list RMLD decoder and its constituent blocks were developed and implemented in FPGA. A script for automatic configuration of the constituent blocks of the list RMLD was written. The hardware complexity and performance were evaluated for three decoders of codes lengths 16, 32 and 64. High performance of the developed recursive list decoders makes it possible to use them for decoding components of composite coding structures.
| Место доступа | Группа пользователей | Действие |
|---|---|---|
| Локальная сеть ИБК СПбПУ | Все |
|
| Интернет | Авторизованные пользователи СПбПУ |
|
| Интернет | Анонимные пользователи |
|
